源驱动电路和显示装置的制作方法

本发明涉及显示技术领域，具体涉及一种源驱动电路和显示装置。

背景技术：

近年来，由于amoled(active-matrixorganiclight-emittingdiode，有源矩阵有机发光二极体或主动矩阵有机发光二极体)具有超轻薄、宽视觉、低功耗、响应快和色彩逼真等特点，越来越多应用于电视、平板等设备。

当前amoled应用大尺寸化和高分辨率给源驱动带来严峻的挑战，为了达到更快的显示速度，显示器每一列都有一个源驱动电路，随着显示分辨率的提高，一块源驱动芯片的源驱动电路数量高达数百甚至上千，这就对源驱动速度提出更高的要求。例如，8k不仅要求数据传输速率达到gbp/s级别，而且对灰阶电压的生成速率提出更高的要求，现有技术往往通过增加静态电流来提高灰阶电压的生成速率，此举将增加源驱动芯片的功耗。

技术实现要素：

本发明旨在至少解决现有技术中存在的技术问题之一，提供一种可提高灰阶电压信号生成速率的源驱动电路和显示装置。

解决本发明技术问题所采用的技术方案是一种源驱动电路，其包括：低压输入子电路、电平转换子电路、数模转换子电路、控制子电路和输出缓冲子电路；

所述低压输入子电路，被配置为将接收到的低压数字信号依据像素行的位置生成低压数字信号集，并将所述低压数字信号集发送给所述电平转换子电路；

所述电平转换子电路，被配置为将接收到的所述低压数字信号集转换为高压数字信号集，并将所述高压数字信号集中的数据逐行发送给所述控制子电路和所述数模转换子电路；

所述数模转换子电路，被配置为根据所述高压信号集中的每行数据生成多个模拟电压信号，并将所述多个模拟电压信号发送到所述输出缓冲子电路；

所述控制子电路，被配置为比较第n行的高压数字信号和第n-1行的高压数字信号，根据比较结果生成控制信号，并将所述控制信号发送到所述输出缓冲子电路，n≥1，n为正整数；

所述输出缓冲子电路，被配置为所述多个模拟电压信号生成多个灰阶电压信号，以及基于所述控制子电路发送的所述控制信号，控制所述灰阶电压信号的生成速率。

优选的是，所述输出缓冲子电路包括输入级模块、求和模块和输出级模块；所述数模转换子电路、所述输入级模块、所述求和模块和所述输出级模块依次级联，所述输出级模块的输入端与所述控制子电路的输出端相连，其中，所述输出级模块用于根据所述控制信号控制所述灰阶电压信号的生成速率。

进一步优选的是，所述控制子电路包括：第一存储电路模块、第一检测电路模块和第一控制电路模块；

所述第一存储电路模块，用于存储第n-1行高压数字信号的最高位数据；

所述第一检测电路模块，用于接收所述第n行高压数字信号的最高位数据，并比较第n行高压数字信号的最高位数据和第n-1行高压数字信号的最高位数据，生成比较结果信息；

所述第一控制电路模块，用于根据所述比较结果信息生成第一控制信号，以控制灰阶电压信号的生成速率。

进一步优选的是，所述输出级模块包括：第一输出模块和第一速率控制模块；其中，所述第一输出模块包括第一晶体管和第二晶体管；所述第一速率控制模块包括第三晶体管、第四晶体管、第五晶体管和第六晶体管；

所述第一晶体管的控制极与所述求和模块连接，所述第一晶体管的第一极与所述第二晶体管的第二极连接于第一连接点，所述第一晶体管的第二极连接第一电位端；

所述第二晶体管的控制极与所述求和模块连接，所述第二晶体管的第二极连接第二电位端；

所述第三晶体管的控制极与所述控制电路模块连接，所述第三晶体管的第一极与所述第二晶体管的第一极连接，所述第三晶体管的第二极与所述第五晶体管的控制极连接；

所述第四晶体管的控制极与所述控制电路模块连接，所述第四晶体管的第一极与所述第一晶体管的第一极连接，所述第四晶体管的第二极与所述第六晶体管的控制极连接；

所述第五晶体管第一极与第二电位端连接，所述第五晶体管的第二极与所述第六晶体管的第一极连接与第二连接点；

所述第六晶体管的第二极与第一电位端连接。

优选的是，所述控制子电路包括：第二存储电路模块、第二检测电路模块和第二控制电路模块；

所述第二存储电路模块，用于存储第n-1行高压数字信号的高两位数据；

所述第二检测电路模块，用于接收第n行高压数字信号的高两位数据，并比较第n行高压数字信号的高两位数据和第n-1行高压数字信号的高两位数据，生成比较结果信息；

所述第二控制电路模块，用于根据比较结果信息生成第二控制信号，以控制灰阶电压信号的生成速率。

进一步优选的是，所述输出级模块包括：第一输出模块和第二速率控制模块；其中，所述第一输出模块包括第一晶体管和第二晶体管；所述第二速率控制模块包括第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；

所述第一晶体管的控制极与所述求和模块连接，所述第一晶体管的第一极与所述第二晶体管的第二极连接于第一连接点，所述第一晶体管的第二极连接第一电位端；

所述第二晶体管的控制极与所述求和模块连接，所述第二晶体管的第二极连接第二电位端；

所述第三晶体管的控制极与所述控制电路模块连接，所述第三晶体管的第一极与所述第二晶体管的控制极连接，所述第三晶体管的第二极与所述第五晶体管的控制极连接；

所述第四晶体管的控制极与所述控制电路模块连接，所述第四晶体管的第一极与所述第一晶体管的控制极连接，所述第四晶体管的第二极与所述第六晶体管的控制极连接；

所述第五晶体管第一极与第二电位端连接，所述第五晶体管的第二极与所述第六晶体管的第一极连接与第二连接点；

所述第六晶体管的第二极与第一电位端连接；

所述第七晶体管的控制极与所述控制电路模块连接，所述第七晶体管的第一极与所述第五晶体管的控制极连接，所述第七晶体管的第二极与所述第九晶体管的控制极连接；

所述第八晶体管的控制极与所述控制电路模块连接，所述第八晶体管的第一极与所述第六晶体管的控制连接，所述第八晶体管的第二极与所述第十晶体管的控制极连接；

所述第九晶体管第一极与第二电位端连接，所述第九晶体管的第二极与所述第十晶体管的第一极连接与第三连接点；

所述第十晶体管的第二极与第一电位端连接。

优选的是，所述低压输入子电路包括：

接口电路，用于接收低压数字信号；

数字电路，用于将接收到的低压数字信号依据像素行的位置生成低压数字信号集。

进一步优选的是，所述数字电路包括移位寄存器或者锁存器。

解决本发明技术问题所采用的技术方案一种显示装置，其包括上述的源驱动电路。

附图说明

图1为本发明的一实施例的源驱动电路的结构示意图；

图2为本发明的又一实施例的源驱动电路的结构示意图；

图3为本发明的再一实施例的源驱动电路的结构示意图；

图4为本发明的又一实施例的源驱动电路的结构示意图。

其中附图标记为：1：低压输入子电路；2：电平转换子电路；3：控制子电路；4：数模转换子电路；5：输出缓冲子电路；51：输入级模块；52：求和模块；53：输出模块；31a:第一存储电路模块：32a：第一检测电路模块；33a：第一控制电路模块；531：第一输出模块：532：第一速率控制模块；533：第二速率控制模块；31b:第二存储电路模块：32b：第二检测电路模块；33b：第二控制电路模块；n1:第一连接点；n2:第二连接点：n3：第三连接点：vss:第一电位端；vdd：第二电位端；m1～m10:第一晶体管～第十晶体管。

具体实施方式

为使本领域技术人员更好地理解本发明/发明的技术方案，下面结合附图和具体实施方式对本发明/发明作进一步详细描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在发明中涉及到的第一电位端vss为接地端，第二电位端vdd为电源电压端，但第一电位端也不限于接地端，第二电位端也不限于电源电压端。在本发明中涉及到的“控制极”具体是指晶体管的栅极，“第一极”具体是指晶体管的源极，相应的“第二极”具体是指晶体管的漏极。当然，本领域的技术人员应该知晓的是，该“第一极”与“第二极”可进行互换。

图1为本发明的一实施例的源驱动电路的结构示意图，如图1所示，一种源驱动电路包括：低压输入子电路1、电平转换子电路2、数模转换子电路4、控制子电路3和输出缓冲子电路5。

低压输入子电路1被配置为将接收到的低压数字信号依据像素行的位置生成低压数字信号集，并将低压数字信号集发送给电平转换子电路2，其中，低压数字信号中含有像素点的灰度信息。具体的，由于在oled显示驱动中，像素点是逐行扫描驱动的，故而低压输入子电路1将每一像素行的低压数字信号进行打包存储生成低压数字信号集，然后将低压数字信号集发送给所述电平转换子电路。

由于应用大尺寸amoled的灰阶电压信号通常是高压信号，并且数模转换子电路4的控制信号也是高压信号，因此，可在低压输入子电路1和数模转换子电路4之间增加一个电平转换子电路2。电平转换子电路2被配置为将接收到的低压数字信号集转换为高压数字信号集，并将高压数字信号集中的数据逐行发送给所述控制子电路3和所述数模转换子电路4。

需要说明的是，电平转换子电路2的个数与源驱动芯片的通道数正相关，因此电平转换子电路2输出n个mbit的数据，其中n代表源驱动芯片的通道数，m代表单个数模转换子电路4的位数，m一般是10或者12,或者更大，在这里不作限定，m越大，代表数模转换子电路4的精度越高。

数模转换子电路4被配置为根据接收到的高压信号集中的每行高压数字信号生成多个模拟电压信号，并将多个模拟电压信号发送到输出缓冲子电路5。数模转换子电路4的个数与数据线的列数相关，例如，当数据线的列数为n时，数模转换子电路4的个数为n，其中，n为大于等于1的正整数。

控制子电路3首先接收电平转换子电路2发送的高压数字信号集，然后比较高压数字信号集中第n行的高压数字信号和第n-1行的高压数字信号，根据比较结果生成控制信号，并将所述控制信号发送到所述输出缓冲子电路5，n≥1，n为正整数。

输出缓冲子电路5被配置为基于多个模拟电压信号生成多个灰阶电压信号，以及基于控制子电路3发送的控制信号，控制灰阶电压信号的生成速率。

可选的，低压输入子电路包括接口电路和数字电路。其中，接口电路用于接收低压数字信号，数字电路用于将接收到的低压数字信号依据像素行的位置生成低压数字信号集。

可选的，数字电路包括移位寄存器或者锁存器。

在本实施例中，通过控制子电路3比较第n行的高压数字信号和第n-1行的高压数字信号生成控制信号，输出缓冲子电路5基于控制子电路3发送的控制信号控制灰阶电压信号的生成，提高了灰阶电压信号的生成速率，实现了高速驱动，满足了amoled大尺寸和高分辨率的应用。

图2为本发明的又一实施例的源驱动电路的结构示意图，如图2所示，输出缓冲子电路5包括输入级模块51、求和模块52和输出级模块53。数模转换子电路4、所述输入级模块51、所述求和模块52和所述输出级模块53依次级联，输出级模块51的输入端与控制子电路3的输出端相连，输出级模块53用于根据控制信号控制灰阶电压信号的生成速率。具体的，输入级模块51用于将输入的模拟电压信号转为电流信号。求和模块52用于将输入级模块51输入的电流信号转化为灰阶电压信号并送到输出级模块53。本实施例中，可选的，求和模块52可以是加权求和运算放大器。

在本实施例中，通过设置输出缓冲子电路5，可以防止负载组件例如数据线的电容和电阻造成的灰阶电压信号的失真。

图3为本发明的再一实施例的源驱动电路的结构示意图，如图3所示，控制子电路包括：第一存储电路模块31a、第一检测电路模块32a和第一控制电路模块33a。输出级模块53包括第一输出模块531和第一速率控制模块532。第一存储电路模块31a用于存储第n-1行高压数字信号的最高位数据(msb')；第一检测电路模块32a用于接收第n行高压数字信号的最高位数据(msb)，并比较第n行高压数字信号的最高位数据(msb)和第n-1行高压数字信号的最高位数据(msb')，生成比较结果信息。第一控制电路模块33a用于根据比较结果信息生成第一控制信号，并将第一控制信号传送到第一速率控制模块532。

可选地，第一输出模块531可以为class-ab输出级电路。

示例的，第n行高压数字信号的最高位数据(msb)和第n-1行高压数字信号的最高位数据(msb')相比，如果是从0到0，或者1到1，第一控制电路模块33a输出控制信号a为0，输出控制信号b为1；如果是从0到1，则第一控制电路模块33a输出控制信号a为0，输出控制信号b为0；如果是从1到0，则第一控制电路模块33a输出控制信号a为1，输出控制信号b为1。(这里假设高压数字信号00**00对应最低灰阶，高压数字信号11***11对应最高灰阶)。

在本实施例中，第一输出模块531包括第一晶体管m1和第二晶体管m2。第一速率控制模块532包括第三晶体管m3、第四晶体管m4、第五晶体管m5和第六晶体管m6。第一晶体管m1的控制极与求和模块52连接，第一晶体管m1的第一极与第二晶体管m2的第二极连接于第一连接点n1，第一晶体管m1的第二极连接第一电位端vss。第二晶体管m2的控制极与求和模块52连接，第二晶体管m2的第二极连接第二电位端vdd。第三晶体管m3的控制极与第一控制电路模块33a连接，第三晶体管m3的第一极与第二晶体管m2的控制极连接，第三晶体管m3的第二极与第五晶体管m5的控制极连接。第四晶体管m4的控制极与第一控制电路模块33a连接，第四晶体管m4的第一极与第一晶体管m1的控制极连接，第四晶体管m4的第二极与第六晶体管m6的控制极连接。第五晶体管m5第一极与第二电位端vdd连接，第五晶体管m5的第二极与第六晶体管m6的第一极连接与第二连接点n2。第六晶体管m6的第二极与第一电位端vss连接。

在本实施例中，第五晶体管m5和第六晶体管m6的尺寸可参照第二晶体管m2和第一晶体管m1进行设置，或者一定比例进行设置。第三晶体管m3和第四晶体管m4可作为开关使用，并分别受a、b控制信号的控制。

在本实施例的可选实施方式中，第四晶体管m4是nmos管，第三晶体管m3是pmos管，也可用其他器件来作为开关使用，这里不作限定。

示例的，假设高压数字信号00**00对应最低灰阶值，高压数字信号11**11对应最高灰阶值。如果第一检测电路模块32a检测到第n行高压数字信号的最高位数据(msb)和第n-1行高压数字信号的最高位数据(msb')的变化情况如下：

如果是0到0，或者1到1，说明相邻的灰阶值变化不超过最大变化范围的一半，则第一控制电路模块33a输出控制信号a为0、b为1。由于第四晶体管m4是nmos管，第三晶体管m3是pmos管，所以m3和m4处于截止状态，第一速率控制模块532不起任何作用。

如是0到1，说明灰阶值变大，那么a和b同时输出为0，则第四晶体管m4截止，第三晶体管m3导通，第五晶体管m5与第二晶体管m2并联，加速上拉，减少了灰阶电压信号的生成时间。

如果是1到0，则说明灰阶值变小，则a和b同时输出1，第四晶体管m4导通，第三晶体管m3截止，第一晶体管m1和第六晶体管m6并联，加速下拉，同样减少了灰阶电压信号的生成时间。

在本实施例中，通过第一检测电路模块32a比较比较第n行高压数字信号的最高位数据(msb)和第n-1行高压数字信号的最高位数据(msb')生成控制信号(a、b)，第一输出模块531和第一速率控制模块532基于第一控制电路模块33a发送的控制信号(a、b)控制灰阶电压信号的生成，提高了灰阶电压信号的生成速率，实现了高速驱动，满足了amoled大尺寸和高分辨率的应用。

图4为本发明的再一实施例的源驱动电路的结构示意图，如图4所示，控制子电路3包括：第二存储电路模块31b、第二检测电路模块32b和第二控制电路模块33b；输出级模块5包括第一输出模块531和第二速率控制模块533。第二存储电路模块31b用于存储第n-1行高压数字信号的高两位数据。第二检测电路模块32b用于接收第n行高压数字信号的高两位数据，并比较第n行高压数字信号的高两位数据和第n-1行高压数字信号的高两位数据，生成比较结果信息。第二控制电路模块33b用于根据比较结果信息生成第二控制信号。

在本实施例中，第一输出模块531包括第一晶体管m1和第二晶体管m2；第二速率控制模块533包括第三晶体管m3、第四晶体管m4、第五晶体管m5、第六晶体管m6、第七晶体管m7和第八晶体管m8。第一晶体管m1的控制极与求和模块52连接，第一晶体管m2的第一极与第二晶体管m2的第二极连接于第一连接点n1，第一晶体管m1的第二极连接第一电位端vss。第二晶体管m2的控制极与求和模块52连接，第二晶体管m2的第二极连接第二电位端vdd。第三晶体管m3的控制极与第二控制电路模块33b连接，第三晶体管m3的第一极与第二晶体管m2的控制极连接，第三晶体管m3的第二极与第五晶体管m5的控制极连接。第四晶体管m4的控制极与第二控制电路模块33b连接，第四晶体管m4的第一极与第一晶体管m1的控制极连接，第四晶体管m4的第二极与第六晶体管m6的控制极连接。第五晶体管m5第一极与第二电位端vdd连接，第五晶体管m5的第二极与第六晶体管m6的第一极连接与第二连接点n2。第六晶体管m6的第二极与第一电位端vss连接。第七晶体管m7的控制极与第二控制电路模块33b连接，第七晶体管m7的第一极与第五晶体管m5的控制极连接，第七晶体管m7的第二极与第九晶体管m9的控制极连接。第八晶体管m8的控制极与第二控制电路模块33b连接，第八晶体管m8的第一极与第六晶体管m6的控制连接，第八晶体管m8的第二极与第十晶体管m10的控制极连接。第九晶体管m9第一极与第二电位端vdd连接，第九晶体管m9的第二极与第十晶体管m10的第一极连接与第三连接点n3。第十晶体管m10的第二极与第一电位端vss连接。

在本实施例中，第一晶体管m1、第二晶体管m2、第五晶体管m5、第六晶体管m6、第九晶体管m9和第十晶体管m10可按照一定的权重进行设置。第三晶体管m3、第四晶体管m4和第七晶体管m7、第八晶体管m8可作为开关使用，并分别受a、b控制信号和c、d控制信号的控制。

第四晶体管m4和第七晶体管m7是nmos管，第三晶体管m3和第八晶体管m8是pmos管，也可用其他器件来作为开关使用，这里不作限定。

示例的，假设高压数字信号00**00对应最低灰阶值，高压数字信号11**11对应最高灰阶值。如果第一检测电路模块32a检测到第n行高压数字信号的高两位数据和第n-1行高压数字信号的高两位数据的变化情况如下：

如果是00到00，或者11到11，说明相邻的灰阶值变化不超过最大变化范围的一半，则第一控制电路模块33a输出控制信号a、c为0、b、d为1。由于第四晶体管m4和第七晶体管m7是nmos管，第三晶体管m3和第八晶体管m8是pmos管，所以m3、m4、m7和m8均处于截止状态，第二速率控制模块533不起任何作用。

如是00到11，说明灰阶值变大，那么a、c、b、d同时输出为0，则第四晶体管m4和第八晶体管截止，第三晶体管m3和第七晶体管m7导通，第二晶体管m2与第五晶体管m5和第九晶体管并联，加速上拉，减少了灰阶电压信号的生成时间。

如果是11到00，则说明灰阶值变小，则a、b、c、d同时输出1，第四晶体管m4和第八晶体管m8导通，第三晶体管m3和第七晶体管m7截止，第一晶体管m1与第六晶体管m6和第十晶体管m10并联，加速下拉，减少了灰阶电压信号的生成时间。

在本实施例中，通过第n行高压数字信号的高两位数据和第n-1行高压数字信号的高两位数据生成控制信号(a、b、c、d)，第一输出模块531和第二速率控制模块533基于第二控制电路模块33b发送的控制信号(a、b、c、d)控制灰阶电压信号的生成，实现了相邻灰阶电压变化幅度的最大值可以更精准的预测，提高了灰阶电压信号的生成速率，实现了高速驱动，满足了amoled大尺寸和高分辨率的应用。

本实施例提供一种显示装置，其包括如图1-4任一实施例的源驱动电路，故本实施例的显示装置生成灰阶电压信号的速度快。

该显示装置可以为：电子纸、oled面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。