移位寄存器及栅极驱动电路的制作方法

本公开涉及显示，具体而言，涉及一种移位寄存器及栅极驱动电路。

背景技术：

1、在显示领域，例如oled(有机发光二极管)显示中，ltpo(低温多晶氧化物)的应用越来越广泛。为了窄边框考虑，栅极驱动电路一般需要p型ltps(低温多晶硅)；然而，栅极驱动电路的输出波形存在台阶，从而影响显示面板的显示质量。

2、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、本公开的目的在于克服上述现有技术的不足，提供一种移位寄存器及栅极驱动电路，能够提高显示面板的显示质量。

2、根据本公开的一个方面，提供一种移位寄存器，所述移位寄存器包括第一输入电路、第一输出电路、第一控制电路、第二控制电路；

3、其中，所述第一输入电路电连接输入信号端、第七节点、第九节点、第一时钟信号端，且用于响应所述第一时钟信号的选通电平以将输入信号加载至所述第七节点、第九节点；

4、所述第一输出电路电连接输出端、第七节点，且用于响应所述第七节点上的选通电平而将第二电源电压加载至所述输出端；

5、所述第一控制电路电连接所述第七节点和第九节点，且用于响应第九节点上的选通电平而将所述第九节点上的电平加载至所述第七节点；

6、所述第二控制电路电连接第九节点、第一时钟信号端，用于相应于第一时钟信号的电压变化而通过耦合效应改变所述第九节点的电压。

7、在本公开的一种实施方式中，所述第二控制电路包括耦合子电路、控制子电路；

8、其中，所述耦合子电路电连接第五节点、第九节点，且用于将所述第五节点上的电平耦合至所述第九节点；

9、所述控制子电路用于根据所述第一时钟信号控制所述第五节点的电平；

10、所述控制子电路的响应速度小于所述第一输入电路的响应速度。

11、在本公开的一种实施方式中，所述控制子电路电连接所述第五节点、第九节点、第一时钟信号端，且用于响应所述第一时钟信号的选通电平将所述第九节点的电平加载至所述第五节点。

12、在本公开的一种实施方式中，所述耦合子电路包括第三电容；所述第三电容电连接所述第五节点、第九节点，且用于将所述第五节点上的电平耦合至所述第九节点；

13、所述控制子电路包括第十七晶体管，所述第十七晶体管电连接所述第五节点、第九节点、第一时钟信号端，且用于响应所述第一时钟信号的选通电平将所述第九节点的电平加载至所述第五节点。

14、在本公开的一种实施方式中，所述控制子电路电连接所述第五节点、第一时钟信号端，且用于响应所述第一时钟信号的选通电平将所述第一时钟信号加载至所述第五节点；

15、或者，所述控制子电路电连接所述第五节点、第一时钟信号端、第二电源电压端，且用于响应所述第二电源电压将所述第一时钟信号加载至所述第五节点。

16、在本公开的一种实施方式中，所述耦合子电路包括第三电容；所述第三电容电连接所述第五节点、第九节点，且用于将所述第五节点上的电平耦合至所述第九节点；

17、所述控制子电路包括第十七晶体管，所述第十七晶体管电连接所述第五节点、第一时钟信号端，且用于响应所述第一时钟信号的选通电平将所述第一时钟信号加载至所述第五节点；

18、或者，所述控制子电路包括第十七晶体管，所述第十七晶体管电连接所述第五节点、第一时钟信号端、第二电源电压端，且用于响应所述第二电源电压而将所述第一时钟信号加载至所述第五节点。

19、在本公开的一种实施方式中，所述第二控制电路包括耦合子电路；所述耦合子电路电连接所述第五节点、第九节点，且用于将所述第五节点上的电平耦合至所述第九节点；所述第五节点用于与所述第一时钟信号端电连接。

20、在本公开的一种实施方式中，所述耦合子电路包括第三电容；所述第三电容电连接所述第五节点、第九节点，且用于将所述第五节点上的电平耦合至所述第九节点；所述第五节点用于与所述第一时钟信号端电连接。

21、在本公开的一种实施方式中，所述第二控制电路还包括第五晶体管；所述第五晶体管电连接第一电源电压端、第四节点、第五节点，且用于响应所述第四节点上的选通电平而将第一电源电压加载至所述第五节点。

22、在本公开的一种实施方式中，所述第二控制电路还包括第四晶体管；

23、其中，当所述第二控制电路不包括控制子电路时，所述第四晶体管电连接所述第五节点、第九节点、第一时钟信号端，且用于响应所述第九节点上的选通电平而将第一时钟信号加载至所述第五节点；

24、当所述第二控制电路包括控制子电路时，所述第四晶体管电连接所述第五节点、第九节点、第十节点，且用于响应所述第九节点上的选通电平而将第十节点的电平加载至所述第五节点。

25、在本公开的一种实施方式中，所述移位寄存器还包括第二输入电路、节点控制电路、复位电路、隔离电路、第二输出电路；

26、其中，所述第二输入电路电连接第二电源电压端、第二节点、第一时钟信号端，且用于响应第一时钟信号的选通电平而将第二电源电压加载至所述第二节点；

27、所述节点控制电路电连接第一节点、第二节点、第四节点、第一电源电压端、第一时钟信号端，且用于响应所述第一节点上的选通电平而将所述第一时钟信号加载至所述第二节点，以及用于响应所述第一节点上的选通电平而将所述第一电源电压加载至所述第四节点；

28、所述复位电路电连接第一电源电压端、复位信号端、第一节点，且用于响应所述复位信号的选通电平而将第一电源电压加载至所述第一节点；

29、所述隔离电路电连接第一节点、第二节点、第三节点、第四节点、第六节点、第七节点、第八节点、第九节点、第二时钟信号端、第二电源电压端，且用于响应所述第二电源电压而将所述第二节点的电平加载至所述第六节点，以及用于响应所述第二电源电压而将所述第一节点的电平加载至所述第七节点，以及用于响应所述第二电源电压而将所述第八节点的电平加载至所述第九节点，以及用于响应所述第二时钟信号而将所述第三节点的电平加载至所述第四节点；

30、所述第二输出电路电连接第三节点、第四节点、第六节点、第二时钟信号端、第一电源电压端、输出端，且用于响应所述第六节点的选通电平而将所述第二时钟信号加载至所述第三节点，以及用于响应所述第四节点的选通电平而将所述第一电源电压加载至所述输出端；

31、所述第一时钟信号与所述第二时钟信号的时钟周期相同；所述第一时钟信号的选通电平时长与所述第二时钟信号的选通电平时长均不超过1/4个时钟周期；所述第一时钟信号的选通电平比所述第二时钟信号的选通电平早1/2个时钟周期。

32、在本公开的一种实施方式中，所述第一输入电路包括第一晶体管和第十四晶体管；

33、所述第一晶体管电连接输入信号端、第一节点、第一时钟信号端，且用于响应第一时钟信号的选通电平而将输入信号加载至第一节点；

34、所述第十四晶体管电连接输入信号端、第八节点、第一时钟信号端，且用于响应第一时钟信号的选通电平而将输入信号加载至第八节点；

35、所述第一控制电路包括第十六晶体管；所述第十六晶体管电连接第七节点、第九节点，且用于响应所述第九节点的选通电平而将第九节点的电平加载至第七节点；

36、所述第一输出电路包括第十晶体管；所述第十晶体管电连接第七节点、第二电源电压端、输出端，且用于响应第七节点的选通电平而将第二电源电压加载至输出端；

37、所述第二输入电路包括第三晶体管；所述第三晶体管电连接第二电源电压端、第二节点、第一时钟信号端，且用于响应第一时钟信号的选通电平而将第二电源电压加载至所述第二节点；

38、所述节点控制电路包括第二晶体管和第八晶体管；其中，所述第二晶体管电连接第一节点、第二节点、第一时钟信号端，且用于响应所述第一节点上的选通电平而将所述第一时钟信号加载至所述第二节点；

39、所述第八晶体管电连接所述第一节点、第四节点、第一电源电压端，且用于响应所述第一节点上的选通电平而将所述第一电源电压加载至所述第四节点；

40、所述复位电路包括第十三晶体管；所述第十三晶体管电连接第一电源电压端、复位信号端、第一节点，且用于响应所述复位信号的选通电平而将第一电源电压加载至所述第一节点；

41、所述隔离电路包括第七晶体管、第十一晶体管、第十二晶体管、第十五晶体管；其中，所述第七晶体管电连接所述第三节点、第四节点、第二时钟信号端，且用于响应所述第二时钟信号而将所述第三节点的电平加载至所述第四节点；

42、所述第十一晶体管电连接第二节点、第六节点、第二电源电压端，且用于响应所述第二电源电压而将所述第二节点的电平加载至所述第六节点；

43、所述第十二晶体管电连接第一节点、第七节点、第二电源电压端，且用于响应所述第二电源电压而将所述第一节点的电平加载至所述第七节点；

44、所述第十五晶体管电连接第八节点、第九节点、第二电源电压端，且用于响应所述第二电源电压而将所述第八节点的电平加载至所述第九节点；

45、所述第二输出电路包括第六晶体管、第九晶体管、第一电容、第二电容；其中，所述第六晶体管电连接第三节点、第六节点、第二时钟信号端，且用于响应所述第六节点的选通电平而将所述第二时钟信号加载至所述第三节点；

46、所述第九晶体管电连接第四节点、第一电源电压端、输出端，且用于响应所述第四节点的选通电平而将所述第一电源电压加载至所述输出端；

47、所述第一电容电连接第三节点、第六节点，且用于将所述第六节点的电平耦合至所述第三节点；

48、所述第二电容电连接第一电源电压端、第四节点，且用于将第一电源电压耦合至第四节点。

49、根据本公开的另一个方面，还提供一种栅极驱动电路，包括上述的移位寄存器；在相邻两级移位寄存器中，上一级移位寄存器的级输出端与下一级移位寄存器的输入信号端电连接。

50、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。