处理器系统的制作方法

1.本实用新型涉及集成电路领域，更具体地说，涉及一种处理器系统。


背景技术：

2.目前，dram(dynamic random access memory，动态随机存取存储器) 技术获得巨大发展，主要应用的有同步动态随机接入存储器(sdram)、双倍数据速率(ddr)sdram、第2代双倍数据速率(ddr2)sdram、第3代双倍数据速率(ddr3)sdram和第4代双倍数据速率(ddr4)sdram等多种类型。对于上述类型的dram，主要由内存控制单元和dram晶片(即内存颗粒) 构成，cpu(central processing unit，中央处理单元)经由内存控制单元向dram 晶片发送控制命令，包括时钟信号、命令控制信号以及地址信号等，并通过上述控制命令控制对dram晶片进行数据信号的读写操作。
3.在计算机系统在执行程序时，由cpu执行的相关程序和数据需先放入 dram中，在执行程序时cpu根据当前程序指针寄存器的内容从dram取出指令并执行指令，然后再取出下一条指令并执行，如此循环下去直到程序结束指令时才停止执行。其工作过程就是不断地取指令和执行指令的过程，最后将计算的结果放入指令指定的存储器地址中。
4.然而，由于dram的成本较高，通常其存储容量有限，因此大部分程序存储在成本相对较低的大容量存储设备中，例如硬盘、固态硬盘等，在计算机运行时，cpu需将大容量存储设备中的数据搬移到dram，以及将dram的数据写入到大容量存储设备中。并且，因大容量存储设备与中央处理单元的交互速度均大大低于中央处理单元与dram的交互速度，因此大大影响了计算机系统的整体运行效率。


技术实现要素：

5.本实用新型要解决的技术问题在于，针对上述计算机系统中dram成本较高的问题，提供一种处理器系统。
6.本实用新型解决上述技术问题的技术方案是，提供一种处理器系统，包括处理器单元、随机存储器单元、内存控制单元、闪存单元和内部总线，所述处理器单元通过内部总线连接所述随机存储器单元，所述随机存储器单元通过所述内存控制单元连接所述闪存单元，并通过所述内存控制单元映射所述闪存单元，所述处理器单元通过所述内部总线读取所述随机存储器单元的数据指令集，所述内存控制单元用于从所述随机存储器单元读取并反馈对应的数据指令，并在所述随机存储器单元中的数据指令集符合预设条件时，从所述闪存单元获取所述数据指令集的后续指令集并写入到所述随机存储器单元。
7.作为本实用新型的进一步改进，所述处理器单元包括第一处理器单元和第二处理器单元，所述数据指令集包括第一指令集和第二指令集，所述预设条件包括第一预设条件和第二预设条件，所述第一指令集为等待所述第一处理器单元处理的指令集，所述第二指令集为等待所述第二处理器单元处理的指令集；
8.所述内存控制单元用于根据所述第一处理器单元和第二处理器单元的请求，从所
述随机存储器单元读取并反馈对应的指令，并在所述随机存储器单元中的第一指令集符合第一预设条件时，从所述闪存单元获取所述第一指令集的后续指令集并写入到所述随机存储器单元，以及在所述随机存储器单元中的第二指令集符合第二预设条件时，从所述闪存单元获取所述第二指令集的后续指令集并写入到所述随机存储器单元。
9.作为本实用新型的进一步改进，所述第一处理器单元还用于从所述随机存储器单元读取所述第二指令集的后续指令集。
10.作为本实用新型的进一步改进，所述第一处理器单元还用于将处理之后的第一指令集缓存至所述随机存储器单元，所述第二处理器单元用于从所述随机存储器单元读取所述处理之后的第一指令集。
11.作为本实用新型的进一步改进，所述随机存储器单元包括第一映射区和第二映射区，所述第一映射区用于缓存所述第一指令集及其后续指令集，所述第二映射区用于缓存所述第二指令集及其后续指令集。
12.作为本实用新型的进一步改进，所述随机存储器单元包括第一映射区、第二映射区、第三映射区和第四映射区，所述第一映射区用于缓存所述第一指令集，所述第三映射区用于缓存所述第一指令集的后续指令集；所述第二映射区用于缓存所述第二指令集，所述第四映射区用于缓存所述第二指令集的后续指令集。
13.作为本实用新型的进一步改进，所述第一映射区和所述第三映射区用于缓存所述数据指令集相互切换；所述第二映射区和第四映射区用于缓存所述数据指令集时相互切换。
14.作为本实用新型的进一步改进，所述预设条件为所述随机存储器单元中等待所述处理器单元读取的数据指令集的数量小于预设值，或者预计所述随机存储器单元中等待读取的数据指令集在所述处理器中执行的时间小于预设时间。
15.作为本实用新型的进一步改进，所述内部总线还包括仲裁器单元，所述仲裁器单元用于确定所述处理器单元的请求的执行顺序和/或用于确定同一数据指令集在不同处理器单元之间的处理顺序。
16.作为本实用新型的进一步改进，所述处理器单元、随机存储器单元、内存控制单元、闪存单元和内部总线集成于同一处理器芯片。
17.作为本实用新型的进一步改进，所述处理器单元集成于第一芯片，所述随机存储器单元、内存控制单元、闪存单元、内部总线集成于第二芯片，所述第一芯片与所述第二芯片电性连接。
18.作为本实用新型的进一步改进，所述处理器单元、内部总线集成于第一芯片，所述随机存储器单元、内存控制单元、闪存单元集成于第二芯片，所述第一芯片与所述第二芯片电性连接。
19.本实用新型的处理器系统：通过内存控制单元将闪存单元的存储数据映射到随机存储器单元，使得处理器单元无需与闪存单元交互即可快速获取执行数据，使得处理器单元可始终处于高效运行状态，大大提高计算机系统的运行效率。
附图说明
20.图1是本实用新型一实施例提供的处理器系统的框图；
21.图2是本实用新型另一实施例提供的处理器系统的工作原理的示意图 (一)；
22.图3是本实用新型另一实施例提供的处理器系统的工作原理的示意图 (二)；
23.图4是本实用新型另一实施例提供的处理器系统的工作原理的示意图 (三)。
具体实施方式
24.为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
25.如图1所示，是本实用新型提供的处理器系统的框图，该处理器系统可应用于电子设备，例如个人计算机、服务器、手机、平板等，并实现指令存储和处理。本实施例的处理器系统包括处理器单元12、内存控制单元13、内部总线 14、随机存储器单元15以及闪存单元16，且上述处理器单元12、随机存储器单元15分别连接到内部总线14，随机存储器单元15电性连接内存控制单元13，内存控制单元13电性连接闪存单元，随机存储器单元15通过内存控制单元13映射闪存单元16。在上述处理器系统运行过程中，通过随机存储器单元15存放处理器单元12当前正在执行或即将执行的数据指令集，而闪存单元16则用于存储需长期保存的数据指令集。
26.在本实用新型的一个实施例中，处理器单元12、随机存储器单元15、内存控制单元13、闪存单元16和内部总线14可集成于同一处理器芯片，该处理器芯片包括一个统一的外部接口，并通过该外部接口安装到电路板(例如计算机系统的主板)，从而可以外部设备通信，实现信号的输入和输出操作。
27.在实际应用中，处理器单元12、随机存储器单元15、内存控制单元13、闪存单元16和内部总线14也可集成到多个芯片，例如处理器单元12集成于第一芯片，随机存储器单元15、内存控制单元13、闪存单元16、内部总线14集成于第二芯片，且第一芯片与第二芯片连电性连接。或者，处理器单元12、内部总线 14集成于第一芯片，随机存储器单元15、内存控制单元13、闪存单元16集成于第二芯片，所述第一芯片与所述第二芯片电性连接。上述第一芯片和第二芯片可采用系统级封装工艺封装于一体，并提供一个统一的对外接口，从而可安装到电路板等器件上。此外，以上各单元，还可分别集成于不同的处理器芯片、 dram芯片、内存控制芯片、闪存芯片和内部总线，则该处理器系统可采用系统级封装工艺封装于一体，并提供一个统一的对外接口，从而可安装到电路板等器件上。
28.在本实用新型的一个实施例中，内部总线14可包括内存总线(例如dram 总线等)、外设总线(例如pcie总线等)以及桥接器。处理器单元12及随机存储器单元15分别与内存总线电性连接，内存控制单元13通过dram总线与随机存储器单元15电性连接，而闪存单元16则通过外设总线与内存控制单元13 电性连接。
29.在本实用新型的一个实施例中，闪存单元16具体可采用存储容量相对较大、成本相对较低、数据存取速度相对较慢的nand存储芯片等，其可在断电状态下保存数据；随机存储器单元15具体可采用存储容量相对较小、成本相对较高、数据存取速度相对较快的ddr、ddr2、ddr3、ddr4、ddr5或相变存储器等存储芯片等，即随机存储器单元15的数据存储容量小于闪存单元16 的数据存储容量。考虑到成本因素，随机存储器单元15最好采用在断电时无法保留存储的数据的存储芯片。
30.通过内存控制单元13将存储容量较大、成本较低的闪存单元16的存储数据映射到存储容量较小、成本较高的随机存储器单元15，并且上述映射操作不占用处理器单元12的时钟周期，以及处理器单元12与随机存储器单元15之间的内存总线，可在随机存储器单元15的存储容量较小的情况下实现数据的高速处理，使得处理器单元12可始终处于高效运行状态，大大提高计算机系统等电子设备的运行效率。
31.在本实用新型的一个实施例中，内存控制单元13可根据处理器单元12的请求，从随机存储器单元15读取并反馈对应的数据指令，即内存控制单元13在接收到处理器单元12的读写请求时，从随机存储器单元15获取与读写请求对应的数据指令并将该读写请求对应的数据指令通过内存总线发送给处理器单元12，以及将处理器单元12的执行结果写入到随机存储器单元15。上述操作过程与现有的处理器与内存储器(例如dram)的数据交互过程相同，在此不再赘述。
32.并且，内存控制单元13可通过以下方式实现随机存储器单元15与闪存单元 16之间的映射：在随机存储器单元15中的数据指令集符合预设条件时，内存控制单元13从闪存单元16获取数据指令集的后续指令集并写入到随机存储器单元15。具体地，上述预设条件可以为(即内存控制单元13可按以下方式映射闪存单元16中的内容到随机存储器单元15)：当随机存储器单元15中等待处理器单元12读取的指令集的数量小于预设值，或者预计随机存储器单元15中等待读取的指令集在处理器单元12中执行的时间小于预设时间时，内存控制单元13 从闪存单元16中获取指令集的后续指令集，并将该指令集的后续指令集更新存储到随机存储器单元15。从而随机存储器单元15中的数据指令可及时更新，从而不会影响处理器单元12的指令执行。
33.由于内存控制单元13可直接根据处理器单元12正在执行的指令集预测其所需执行的后续指令集，并根据预测结果更新随机存储器单元15中的内容，从而处理器单元12无需与闪存单元16交互，且不会占用内存总线。即对处理器单元12而言，上述内存控制单元13的操作是透明的，随机存储器单元15的数据搬移操作无需处理器单元12参与，不用分配时间管理，处理器单元12仅将随机存储器单元15和闪存单元16当成一块超大的dram使用，且资料持久自动固化。从而使得处理器单元12可始终处于高效运行状态，适用于云计算等对运算资源要求较高的领域，可大大提高系统的运行效率。
34.结合图2所示，在本实用新型的一个实施例中，处理器单元12包括第一处理器单元121和第二处理器单元122。上述第一处理器单元121和第二处理器单元122可以为不同类型的处理器，例如第一处理器单元121为主处理器，例如可以为包括多个核心的嵌入式处理器等，第二处理器单元122则可为辅助处理器，例如可以为图形处理器、神经网络处理器或其他类似处理器。相应地，随机存储器单元15中的数据指令集包括第一指令集和第二指令集，其中第一指令集为等待第一处理器单元121处理的指令集，第二指令集为等待第二处理器单元122 处理的指令集。预设条件则包括第一预设条件和第二预设条件。
35.内存控制单元13分别根据第一处理器单元121和第二处理器单元122的请求，从随机存储器单元15读取并反馈对应的数据指令，并在随机存储器单元15 中的第一指令集符合第一预设条件时，从闪存单元16获取第一指令集的后续指令集并写入到随机存储器单元15，以及在随机存储器单元中的第二指令集符合第二预设条件时，从闪存单元16获取第二指令集的后续指令集并写入到随机存储器单元15。
36.其中，第一预设条件具体可以为：当随机存储器单元15中等待第一处理器单元121读取的第一指令集的数量小于预设值，或者预计随机存储器单元15中等待读取的第一指令集在第一处理器单元121中执行的时间小于预设时间；第二预设条件具体可以为：当随机存储器单元15中等待第二处理器单元122读取的第二指令集的数量小于预设值，或者预计随机存储器单元15中等待读取的第二指令集在第二处理器单元122中执行的时间小于预设时间。上述预设值和预设时间可根据随机存储器单元15的存储容量、第一处理器单元121、第二处理器单元122的主频等调整。
37.在本实用新型的一个实施例中，所述第一处理器单元121还可以用于从所述随机存储器单元15中读取所述第二指令集的后续指令集。即在随机存储器单元15中缓存的所有指令集都可以被第一处理单元121或者第二处理单元121等不同的处理器单元所读取，进而加快数据指令集在多个处理器单元之间的处理速度，减少相同数据指令集从闪存单元16搬运至随机存储器单元15的频率，进而加速多个处理器单元处理相同或者类似数据指令集的速度。
38.在本实用新型的一个实施例中，所述第一处理器单元121还用于将处理之后的第一指令集缓存至所述随机存储器单元15，所述第二处理器单元122用于从所述随机存储器单元15读取所述处理之后的第一指令集。在第一处理器单元 121读取并处理完第一指令集之后，第一处理器单元121还负责将处理后的第一指令集缓存至随机存储器单元15，此时，位于随机存储器单元15中的第一处理器单元121处理之后的第一指令集还可以被第二处理器122读取并进行二次处理，在该实施例中，同一个数据指令集在被一个处理器单元处理之后，将其缓存至随机存储器单元，其他处理器还可以继续读取并处理该指令集，在这种情况下，通过内存控制单元可以不断的从闪存单元将数据指令集搬运至随机存储器单元，而该数据指令集还可以按照处理顺序被不同处理单元进行处理，之后再存储至闪存单元，很大程度上提高了数据指令集的处理速度及效率，减少了数据指令集的搬运次数，提高处理器的处理效率。
39.结合图4所示，在本实用新型的一个实施例中，随机存储器单元15包括第一映射区151和第二映射区152，该第一映射区151和第二映射区152均为随机存储器单元15中的一段存储空间，其中第一映射区151用于缓存第一指令集及其后续指令集，第二映射区152用于缓存第二指令集及其后续指令集。即第一映射区151供第一处理器单元121使用，第二映射区152供第二处理器单元122使用。
40.第一映射区151和第二映射区152中的第一指令集和第二指令集分别与闪存单元16中的某一段指令程序161、162对应，即第一映射区151和第二映射区 152相当于闪存单元16的两个“窗口”，第一处理器单元121和第二处理器单元 122分别可通过该两个“窗口”获取闪存单元16中存储的指令程序。而“窗口”中展示的内容，则通过内存控制单元13控制。
41.具体地，内存控制单元13在第一映射区151中的第一指令集符合第一预设条件时，从闪存单元16获取第一指令集的后续指令集并写入到第一映射区151，以及在第二映射区152中的第二指令集符合第二预设条件时，从闪存单元16获取第二指令集的后续指令集并写入到第二映射区152。
42.在本实用新型的另一实施例中，随机存储器单元15包括第一映射区、第二映射区、第三映射区和第四映射区，其中第一映射区用于缓存第一指令集，第三映射区用于缓存所
述第一指令集的后续指令集；第二映射区用于缓存第二指令集，第四映射区用于缓存所述第二指令集的后续指令集。通过该方式，使得建立映射的过程与处理器单元读取指令的过程相分离，使得建立映射的过程不影响处理器单元的指令执行操作，进一步提高处理器单元的执行指令的效率。
43.特别地，上述第一映射区和第三映射区的其中一个作为主映射区，另一个作为备映射区，其中主映射区存储有第一处理器单元121当前正在执行和即将执行的数据指令，内存控制单元13将主映射区中的第一指令集的后续指令集存储到备映射区，且在满足条件时，主映射区和备映射区互换，即第一映射区和第三映射区的主备状态相互切换。例如，第一映射区和第三映射区可根据第一处理器单元121执行的跳转指令(即主映射区中的跳转指令)切换主映射区和备映射区。例如，当第一映射区为主映射区时，第一处理器单元121按照程序计数器(program counter)所指定的程序位址，通过内存控制单元13从第一映射区获取数据指令。在正常情况下，程序计数器每执行完一个数据指令，自动将原位址+1，作为下一数据指令的程序位址，从而第一处理器单元121按照更新后的程序位址从第一映射区获取下一数据指令；若第一处理器单元121执行的数据指令为跳转指令时，程序计数器按照跳转值n将原位址+n或-n，作为下一数据指令的程序位址，第一处理器单元121按照更新后的程序位址从第一映射区获取下一数据指令；当程序计数器所指定的程序位址位于第三映射区(即备映射区)时，则主映射区和备映射区完成切换。
44.类似地，第二映射区和第四映射区的其中一个作为主映射区，另一个作为备映射区用于缓存所述数据指令集时相互切换。
45.结合图3、图4所示，在本实用新型的一个实施例中，内部总线14还可包括仲裁器单元141，该仲裁器单元141用于确定处理器单元12的请求的执行顺序。具体地，在仲裁器单元141同时接收到多个来自处理器单元12的请求时，仲裁器单元141可判定这些请求的优先级，并先响应优先级较高的请求，即提前向处理器单元12返回优先级较高的请求对应的数据指令，从而可在不影响主程序执行的同时，实现程序的并行处理。当处理器系统中有多个处理器单元时，例如：第一处理器单元121、第二处理器单元122等，内部总线14的仲裁器单元141 还用于确定来自不同处理器单元的请求的优先级，并先响应优先级较高的请求，即提前向处理器单元12返回优先级较高的请求对应的数据指令，从而可在不影响主程序执行的同时，实现程序的并行处理。在某些实施方式中，该仲裁器单元141还可以用于协调或确定同一数据指令集在不同处理器单元之间的处理顺序，例如：根据数据的处理顺序，先由第一处理器单元对该数据进行处理，然后将处理之后的数据缓存至随机存储单元15，之后第二处理器单元读取该处理之后的数据指令金在进行二次处理，进而提高数据的处理效率。在该种方式中，如存在更多个处理器单元，还可根据数据指令集的类型分别由各个不同功能的处理器单元进行数据的处理。
46.本实用新型还提供一种处理器系统，包括处理器芯片、随机存储芯片、内存控制芯片、闪存芯片和内部总线，上述处理器芯片通过内部总线连接随机存储芯片，随机存储芯片通过内存控制芯片映射闪存芯片；且内存控制芯片用于根据处理器芯片的请求，从随机存储芯片读取并反馈对应的指令，并在随机存储芯片中的数据指令集符合预设条件时，从闪存芯片获取所述数据指令集的后续指令集并写入到所述随机存储芯片，处理器芯片、随机存储芯片、内存控制芯片、闪存芯片及内部总线采用系统级封装工艺封装于一体，并提供一
个统一的对外接口，从而可安装到电路板等器件上。
47.本实施例中的处理器系统与上述图1-2对应实施例中的处理器系统属于同一构思，其具体实现过程详细见对应的实施例，且图1-2实施例中的技术特征在本实施例中均对应适用，这里不再赘述。
48.本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本技术的范围。
49.上面结合附图对本实用新型实施例作了详细说明，但是本实用新型不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本实用新型宗旨的前提下作出各种变化。此外，在不冲突的情况下，本实用新型的实施例及实施例中的特征可以相互组合。