用于对分离栅式非易失性存储器单元编程的系统和方法与流程

本发明所公开的实施例涉及对分离栅式非易失性存储器单元的编程。

背景技术：

非易失性存储器单元在本领域中是熟知的。一种现有技术的非易失性分离栅式存储器单元100在图1中示出。存储器单元100包括第一导电类型(诸如P型)的半导体衬底170。衬底170具有在其上形成第二导电类型(诸如N型)的第一区160(也称为源极线SL)的表面。也为N型的第二区110(也称为漏极线或位线)在衬底170的该表面上形成。在第一区160与第二区110之间为沟道区180。

字线120(WL)被定位在沟道区180的第一部分上方并与其绝缘。字线120几乎不与或完全不与第二区110重叠。

浮栅140(FG)在沟道区180的另一部分上方。浮栅140与该另一部分绝缘，并与字线120相邻。浮栅140还与第一区160相邻。浮栅140可与第一区160重叠以提供第一区160到浮栅140的耦合。

耦合栅130(CG，也称为控制栅)位于浮栅140上方并与其绝缘。

擦除栅150(EG)在第一区160上方并与浮栅140和耦合栅130相邻，且与该浮栅和该耦合栅绝缘。浮栅140的顶角可指向T形擦除栅150的内角以提高擦除效率。擦除栅150也与第一区160绝缘。

单元100在美国专利No.7,868,375中进行更为具体的描述，该美国专利的公开内容全文通过引用并入本文中。

用于现有技术的非易失性存储器单元100的擦除和编程的一个示例性操作如下所示。在其他端子等于零伏的情况下，通过在擦除栅150上施加高电压来通过Fowler-Nordheim隧穿机制擦除单元100。电子从浮栅140隧穿到擦除栅150中，使得浮栅140带正电，从而在读取条件下接通单元100。所得的单元擦除状态称为“1”状态。

通过在耦合栅130上施加高电压、在源极线160上施加中电压、在擦除栅150上施加中电压以及在位线110上施加编程电流来通过源极侧热电子编程机制对单元100编程。流过字线120与浮栅140之间的间隙的电子的一部分获得足够的能量以注入到浮栅140中，使得浮栅140带负电，从而在读取条件下断开单元100。所得的单元编程状态称为“0”状态。

编程操作使得在存储器单元100上产生相当大的应力。例如，随着时间的推移，电子将由于热电子编程机制而被捕获在浮栅140与衬底170之间的绝缘层中。这种电子捕获效应将导致需要较高的电压用于擦除和编程操作，这导致存储器单元100的擦除效率和编程效率较低。

现有技术包括缓解由编程操作造成的劣化的一些尝试。图2描绘了在编程操作期间施加于控制栅130的常规控制栅脉中210。控制栅脉中210的峰值电压的范围在10伏与11伏之间。图3描绘了现有技术的方法300，与图2的方法相比，方法300试图通过对在编程操作期间施加于控制栅130的控制栅电压330、施加于擦除栅150的擦除栅电压340、施加于字线120的字线电压350、施加于源极线160的电压差320以及施加于位线110的电压310的起始分级来缓解劣化。图3的方法在美国专利No.8,488,388中有所描述。

另一种现有技术的方法400在图4中描绘。在此，在编程操作期间向控制栅130施加斜坡电压410而非图2的控制栅脉冲210。现有技术的方法400在T.Yao，A.Lowe，T.Vermeulen，N.Bellafiore，J.V.Houdt，and D.Wellekens.“Method for endurance optimization of the HIMOS^TMflash memory cell，”IEEE 43rd Annual International Reliability Physics Symposium，2005，pp.662-663(T.Yao、A.Lowe、T.Vermeulen、N.Bellafior、J.V.Houdt和D.Wellekens，“用于HIMOS^TM闪存存储器单元的耐受性优化的方法”，IEEE第43届年度国际可靠性物理研讨会，2005年，第662-663页)中有所描述。

这些现有技术的方法具有缺点。方法200并不缓解由峰值电压应力造成的劣化。方法300可以较长编程时间为代价缓解劣化。方法400需要额外的电路来调节控制栅电压斜坡。此外，与图2的方法200相比，图4的方法400需要更多的时间用于编程周期。例如，为了在数据需要通过方法400对很多字/字节编程时利用斜坡电压效应缓解劣化，必须在每一次对字/ 字节编程时使电压斜坡上升和下降。因此，总的数据编程时间增加。另外，每个编程周期对高电压栅充电和放电可增加功率消耗。

所需要的是一种减轻存储器单元劣化的改进设计。进一步所需要的是一种减轻劣化但与常规方法相比不需要更多的时间用于编程操作的改进设计。进一步所需要的是一种减轻劣化并且与常规方法相比实际上需要更少的时间用于编程操作的改进设计。

技术实现要素：

本发明所公开的实施例包括闪存存储器装置，以及采用与现有技术的方法相比减轻装置劣化的方式对该装置编程的方法。在一些实施例中，与现有技术的方法相比，编程时间减少。

附图说明

图1是可应用本发明的方法的现有技术的非易失性存储器单元的横截面图。

图2是对在存储器单元的现有技术编程操作期间施加于控制栅的电压的描绘。

图3是对在存储器单元的现有技术编程操作期间施加于控制栅和存储器单元的其他部分的电压的描绘。

图4是对在存储器单元的另一个现有技术编程操作期间施加于控制栅的电压的描绘。

图5描绘了在本发明的实施例中施加于控制栅的信号。

图6描绘了在本发明的另一个实施例中施加于控制栅的信号。

图7描绘了将本发明的各种实施例的相对劣化与现有技术进行比较的数据。

图8描绘了将本发明的各种实施例的相对劣化进行比较的数据。

图9描绘了根据本发明实施例的闪存存储器系统。

具体实施方式

图5描绘了编程实施例500。编程实施例500包括如所描绘的控制栅信号510的使用。控制栅信号510包括预编程脉中511，之后是编程脉中 512。为了进行比较，也示出常规的控制栅信号520(其与图2中的控制栅脉中210相同)。

预编程脉中511具有比常规控制栅信号520更低的峰值电压并且具有相对短的持续时间。预编程脉中511足以使得存储器单元100被部分编程。在这个例子中，编程脉中512的峰值电压与常规控制栅信号520的峰值电压相同。然而，由于预编程脉中511的使用以及预编程脉中511与编程脉冲512之间的短时间间隔，编程脉中512的结尾延伸超出常规控制栅信号520的结尾，并且控制栅信号510的编程周期比常规控制栅信号520的编程周期更长。典型值可能为13μs而非10μs。

编程实施例500的有益效果是劣化减轻，因为浮栅140的最大电势比另外使用常规控制栅信号520情况下的最大电势更低。例如，如果常规控制栅信号520在10.5伏下操作，则在编程最开始时，对于擦除单元来说，浮栅140的最大电势为约9伏。然而，当施加控制栅信号510时，由于使用预编程脉冲511的大约4V-7V的较低电压，浮栅140的最大电势比使用常规控制栅信号520的情况低约2V-3V。在这个步骤511期间发生单元部分编程，这导致下一个编程脉冲512期间的最大浮栅电势减小。因此，当与通过方法520进行的编程相比时，通过方法510进行的编程使得浮栅的最大电势变低，通常低2V-3V。因为劣化与浮栅140的最大电势相关，因此控制栅信号510而非常规控制栅信号520的使用使劣化随时间的推移变少。然而，实施例500的一个缺点在于，与常规控制栅信号520相比，控制栅信号510的编程周期的持续时间更长。

图6描绘了编程实施例600。编程实施例600包括如所描绘的控制栅信号610的使用。控制栅信号610包括预编程脉中611，之后是编程脉中612。为了进行比较，也示出常规的控制栅信号620(其与图2中的控制栅脉冲210相同)。预编程脉冲611具有比常规控制栅信号620更低的峰值电压并且具有相对短的持续时间。预编程脉中611的峰值电压足以使得存储器单元100被部分编程。在这个例子中，编程脉冲612具有比常规控制栅信号620更大的峰值电压。因此，编程脉中612具有比常规控制栅信号和图5的控制栅信号520更短的周期。

编程实施例600的有益效果是劣化减轻，因为浮栅140的最大电势比另外使用常规控制栅信号620情况下的最大电势更低。例如，如果常规控 制栅信号620在10.5伏下操作，则浮栅140的最大电势为约9伏。然而，当施加控制栅信号610时，由于使用预编程脉中511的大约4V-7V的较低电压，浮栅140的最大电势比使用常规控制栅信号520的情况低约2V-3V。接下来，为了缩短控制栅信号610，可使用与520相比更高的控制栅电压但仍使最大浮栅电势保持低于常规编程方法520的最大浮栅电势，因为单元在预编程脉中611之后被部分编程。因为劣化与浮栅140的最大电势相关，因此控制栅信号610而非常规控制栅信号620的使用使劣化随时间的推移变少。此外，由于编程脉冲612的峰值电压大于常规控制栅信号620的峰值电压，因此控制栅信号610的一个周期的持续时间比常规控制栅信号620的一个周期的持续时间更短。

关于图5和图6两者，在施加了预编程脉中511或611之后以及在施加编程脉中512或612之前不需要执行读取验证步骤，因为预编程脉中511和611不足以对存储器单元100编程。

本领域技术人员将会知道，预编程脉冲511和611以及编程脉中512和612的持续时间可以变化，并且预编程脉冲511和611以及编程脉冲512和612的电压可以变化。这些变化将会影响系统的相对劣化、编程周期的持续时间以及编程周期期间所消耗的功率。

在可供选择的实施例中，同时向多个字(诸如一个页面的数据，所述数据通常包含512个字)而非仅一个字施加预编程脉冲诸如预编程脉中511或预编程脉冲611。这可进一步减少对多个字编程所需的时间长度，因为将需要针对所有字施加仅一个预编程脉冲，而不是以顺序的方式针对每个字施加一个预编程脉冲。

图7描绘了示例性图表700。图表700描绘了申请人通过测试各种实施例采集到的数据集710、720、730和740。数据集710描绘了对于将10.5V的控制栅脉冲使用10μs的常规系统来说，位错误(这在很大程度上是劣化引起的)对擦除编程周期数量的威布尔分布。数据集720描绘了将7.0伏的预编程脉冲使用2μs以及将10.5V的编程脉冲使用8μs的实施例的相同方面。数据集730描绘了将7.0V的预编程脉冲使用2μs以及将11.0V的编程脉中使用6μs的实施例的相同方面。数据集740描绘了将7.0V的预编程脉冲使用3μs以及将11.0V的编程脉中使用6μs的实施例的相同方面。针对每个数据集，向擦除栅150和源极线160施加4.5V的电压。如图表700所 示，与发生相同数量的错误之前的常规系统相比，通过数据集720、730和740所描绘的实施例可耐受更大数量的编程周期(大一个数量级)。

图8描绘了示例性图表800。图表800描绘了需要被施加于擦除栅150以引起存储器单元100的有效擦除的电压增大的变化。随时间的推移，当存储器单元100劣化时，必须向擦除栅150施加较大的电压以引起发生有效编程。图表800示出基于预编程脉冲的峰值电压的擦除栅150所需的电压增大的量。第一竖条没有示出预编程脉冲，而随后的竖条示出当施加了4.0V、5.0V、6.0V、7.0V、8.0V和9.0V的预编程脉冲时所需电压的增大。

如图表800所示，施加过低或过高的预编程电压不会使耐受性改进到最佳电压电平的程度。如果预编程电压过低，则不会使得浮栅140的最大电势充分减小，这样就由于编程步骤而在显著程度上发生劣化。如果预编程电压过高，则由于预编程步骤而在显著程度上发生劣化。如图表800所示，在5.0V至6.0V之间的预编程脉冲是最佳的。

图9描绘了用于实施上述实施例的系统。闪存阵列910是本领域中已知的分离栅式闪存存储器单元的阵列。控制栅逻辑920用于生成这些实施例的控制栅信号，包括预编程脉中和编程脉中。逻辑930用于生成其他信号(诸如擦除栅信号)，并且电荷泵940生成这些实施例所需的各种电压(例如，6V用于预编程脉冲以及11V用于编程脉中)。

应理解，本发明并不限于上文所述和本文中示出的实施例，而是涵盖落在本公开的范围内的任何和所有变型。例如，本文中对本发明的引用并非旨在限制任何最终权利要求或权利要求条款的范围，而仅仅是对可由一项或多项最终权利要求涵盖的一个或多个特征的引用。上文描述的材料、工艺和数字例子仅仅是示例性的，并且不应被认为限制任何最终权利要求。