非易失性存储器装置的制作方法

本发明涉及存储器技术，且特别涉及一种非易失性存储器装置。

背景技术：

近年来由于集成芯片系统的单芯片化，存储器必须与系统整合成单一芯片。栅极氧化层厚度将随着制程的微缩而缩小。常见的非易失性存储器装置的读取和写入是采用单一晶体管执行。由于读取和写入均需要对同一元件施加电压，容易对于较薄的栅极氧化层造成损害，因而降低元件的可靠度。

因此，如何设计一个新的非易失性存储器装置，以解决上述的缺失，这是本领域亟待解决的问题。

技术实现要素：

本发明内容的一目的是在提供一种非易失性存储器装置，借此减少对于浮接栅极元件的栅极氧化层的损坏，并提升元件的可靠度。

为达上述目的，本发明内容的一技术实施方式涉及一种非易失性存储器装置，包括：浮接栅极层(floatinggate)元件、控制耦合元件、抹除耦合元件以及选择栅极元件。浮接栅极元件包含浮接栅极层。控制耦合元件配置以接收控制电位以耦合控制电位至浮接栅极层，以使浮接栅极元件根据控制电位、字元选择电位以及位元选择电位进行读取或写入。抹除耦合元件配置以接收抹除电位以耦合抹除电位至浮接栅极层，以使浮接栅极元件根据抹除电位进行抹除。选择栅极元件电性耦接于浮接栅极元件，并配置以根据字元驱动电位以及源极驱动电位产生字元选择电位。

于一实施例中，浮接栅极元件根据控制电位、字元选择电位、位元选择电位以及浮接栅极层的电性状态进行读取，从而产生读取电流。

于一实施例中，浮接栅极元件根据控制电位、字元选择电位以及位元选择电位进行写入，以决定浮接栅极层的电性状态。

本发明的另一技术实施方式涉及一种非易失性存储器装置，包括：浮接栅极元件、控制耦合元件、抹除耦合元件以及选择栅极元件。浮接栅极元件包含栅极氧化层以及覆盖第一氧化层上的浮接栅极层。控制耦合元件包含第一井区(wellregion)、位于第一井区中的第一布植区以及第一氧化层，其中浮接栅极层延伸以覆盖第一氧化层，且控制耦合元件通过第一布植区接收控制电位，以通过第一井区以及第一氧化层耦合至浮接栅极层，以使浮接栅极元件根据控制电位、字元选择电位以及位元选择电位进行读取或写入。抹除耦合元件包含第二井区、位于第二井区中的第二布植区以及第二氧化层，其中浮接栅极层延伸以覆盖第二氧化层，且抹除耦合元件通过第二布植区接收抹除电位，以通过第二井区以及第二氧化层耦合至浮接栅极层，以使浮接栅极元件根据抹除电位进行抹除。选择栅极元件电性耦接于浮接栅极元件，并配置以根据字元驱动电位以及源极驱动电位产生字元选择电位。

于一实施例中，浮接栅极元件还包含第一源/漏极以及第二源/漏极，浮接栅极元件配置以于第一源/漏极接收位元选择电位，并于第二源/漏极接收字元选择电位。

于一实施例中，浮接栅极元件根据控制电位、字元选择电位、位元选择电位以及浮接栅极层的电性状态进行读取，从而产生读取电流。

于一实施例中，选择栅极元件包含电性耦接于第二源/漏极的第三源/漏极、第四源/漏极以及选择栅极，选择栅极元件配置以于选择栅极接收字元驱动电位以及第四源/漏极接收源极驱动电位时产生字元选择电位。

于一实施例中，第一源/漏极电性耦接于位元线，选择栅极电性耦接于字元线，且第四源/漏极电性耦接于源极线，第一布植区电性耦接于控制线，第二布植区电性耦接于抹除线。

于一实施例中，浮接栅极元件根据控制电位、字元选择电位以及位元选择电位进行写入，以决定浮接栅极层的电性状态。

于一实施例中，浮接栅极层覆盖栅极氧化层的第一区块小于浮接栅极层覆盖第一氧化层的第二区块，浮接栅极层覆盖第二氧化层的第三区块小于第一区块。

应用本发明的非易失性存储器装置的优点在于，通过将浮接栅极元件的读写和抹除分别由控制耦合元件以及抹除耦合元件执行，以将控制电位及抹除电位通过井区耦合的方式，通过独立的氧化层进行操作，将可减少对于浮接栅极元件的栅极氧化层的损坏，并可相应地提升元件的可靠度。

附图说明

图1a为本发明一实施例中，一种非易失性存储器装置1的电路图；

图1b为本发明一实施例中，图1a的非易失性存储器装置的元件侧剖面图；

图1c为本发明一实施例中，图1a的非易失性存储器装置的布局图；以及

图2为本发明一实施例中，一种存储器阵列的电路图。

附图标记说明：

1：非易失性存储器装置100：浮接栅极元件

102：控制耦合元件104：抹除耦合元件

106：选择栅极元件110：基板

112a-112c：主动区114：栅极氧化层

116：浮接栅极层120、130：井区

122、132：布植区124、134：氧化层

140：栅极氧化层142：选择栅极层

144：基极区2：存储器阵列

200a-200d：非易失性存储器装置b：基极电位

g11：栅极bl、bl1、bl2：位元线

eg、eg1、eg2：抹除线g21：选择栅极

pg、pg1、pg2：控制线i1：读取电流

sl、sl1、sl2：源极线sd11、sd12、sd21、sd22：

wl：字元线源/漏极

具体实施方式

请同时参照图1a、图1b及图1c。图1a为本发明一实施例中，一种非易失性存储器装置1的电路图。图1b为本发明一实施例中，图1a的非易失性存储器装置1的元件侧剖面图。图1c为本发明一实施例中，图1a的非易失性存储器装置1的布局图。

于一实施例中，非易失性存储器装置1是形成于示出于图1b的基板110上。非易失性存储器装置1包括：浮接栅极元件100、控制耦合元件102、抹除耦合元件104以及选择栅极元件106。

浮接栅极元件100在图1b及图1c中以标号为100的虚线框标记。浮接栅极元件100包含栅极g11、源/漏极sd11以及源/漏极sd12。

源/漏极sd11、sd12形成于以点状区块示出的主动区112a中。于一实施例中，基板110为p型，而源/漏极sd11、sd12则分别为一n型布植区。于一实施例中，源/漏极sd11电性耦接于位元线bl。

栅极g11包含栅极氧化层114以及浮接栅极层116。其中，浮接栅极层116覆盖于栅极氧化层114上，并在图1b和图1c中以斜线区块示出。于一实施例中，浮接栅极层116的材质为例如，但不限于多晶硅、金属或金属硅化物多晶硅。

控制耦合元件102在图1b及图1c中以标号为102的虚线框标记。控制耦合元件102包含井区120、位于井区120中的布植区122以及氧化层124。

井区120包括以点状区块示出的主动区112b。布植区122形成于主动区112b中，且氧化层124形成于布植区122旁的主动区112b上。于一实施例中，井区120以及布植区122分别为n型井区和n型布植区。并且，于一实施例中，布植区122电性耦接于控制线pg。

抹除耦合元件104在图1b及图1c中以标号为104的虚线框标记。抹除耦合元件104包含井区130、位于井区130中的布植区132以及氧化层134。

井区130包含以点状区块示出的主动区112c。布植区132形成于主动区112c中，且氧化层134形成于布植区132旁的主动区112c上。于一实施例中，井区130以及布植区132分别为n型井区和n型布植区。并且，于一实施例中，布植区132电性耦接于抹除线eg。

于一实施例中，图1b中的浮接栅极层116是为了避免与其他元件混淆而分别示出于栅极氧化层114、氧化层124以及氧化层134上。实际上，浮接栅极层116是如图1c所示，自栅极氧化层114延伸，以覆盖氧化层124以及氧化层134。

选择栅极元件106在图1b及图1c中以标号为106的虚线框标记。选择栅极元件106包含选择栅极g21、源/漏极sd21以及源/漏极sd22。

源/漏极sd21、sd22形成于主动区112a中。于一实施例中，源/漏极sd21、sd22则分别为一n型布植区。其中，源/漏极sd21实际上是与源/漏极sd12共用。于一实施例中，源/漏极sd22电性耦接于源极线sl。

选择栅极g21包含栅极氧化层140以及选择栅极层142。其中，选择栅极层142覆盖于栅极氧化层140上，并在图1b和图1c中以反斜线区块示出。于一实施例中，选择栅极层142的材质为例如，但不限于多晶硅、金属或金属硅化物多晶硅。于一实施例中，选择栅极层142电性耦接于字元线wl。

于一实施例中，选择栅极元件106还包含电性耦接于基极电位b的基极区144。

需注意的是，在图1a以及图1b中，并未示出示出上述信号线的实体，仅以文字bl、pg、eg、wl以及sl示意所对应的电路节点将电性耦接到的信号线。而在图1c中，亦未示出示出此些信号线的实体，而是通过灰色图样的连接点(contact)上标示文字bl、pg、eg、wl以及sl，示意布局图在此些连接点将会电性耦接到的信号线。

并且，在图1c中，浮接栅极元件100以及选择栅极元件106是以一纵向的排列示出，而控制耦合元件102以及抹除耦合元件104是示出为与浮接栅极元件100以及选择栅极元件106平行。然而，在图1b中，为便于解说浮接栅极元件100、选择栅极元件106、控制耦合元件102以及抹除耦合元件104间在基板110上的配置方式，是将浮接栅极元件100、选择栅极元件106、控制耦合元件102以及抹除耦合元件104示出在同一纵向上。在实际制造非易失性存储器装置1时，可选择性地采用图1b的排列方式或是图1c的排列方式。

操作上，当选择栅极元件106的选择栅极g21从字元线wl接收到字元驱动电位，且源/漏极sd22从源极线sl接收到源极驱动电位时，产生字元选择电位至源/漏极sd21。

于一实施例中，字元驱动电位是使选择栅极元件106导通，以使源极驱动电位从源/漏极sd22传送到源/漏极sd21输出字元选择电位。并且，字元驱动电位可为例如，但不限于2伏特，源极驱动电位以及字元选择电位可为例如，但不限于0伏特。

于一实施例中，控制耦合元件102配置以通过布植区122从控制线pg接收控制电位，并通过井区120耦合控制电位至浮接栅极层116。同时，浮接栅极元件100的源/漏极sd12从源/漏极sd21接收到字元选择电位，并从源/漏极sd11接收到位元选择电位，以根据控制电位、字元选择电位以及位元选择电位进行写入，从而决定浮接栅极层116的电性状态。

于一实施例中，用以控制浮接栅极元件100进行写入的控制电位可为18伏特，从位元线bl接收到的位元选择电位可为0伏特。

于一实施例中，控制耦合元件102配置以通过布植区122从控制线pg接收控制电位，并通过井区120耦合控制电位至浮接栅极层116。同时，浮接栅极元件100的源/漏极sd12从源/漏极sd21接收到字元选择电位，且浮接栅极元件100的源/漏极sd11从位元线bl接收到位元选择电位，以根据控制电位、字元选择电位、位元选择电位以及浮接栅极层116的电性状态进行读取，从而产生读取电流i1。

于一实施例中，用以控制浮接栅极元件100进行读取的控制电位可为2伏特，从位元线bl接收到的位元选择电位可为2伏特。

因此，于一实施例中，当浮接栅极层116为未存储电子的初始状态，且浮接栅极元件100根据高态的控制电位进行写入时，将使电子存储于浮接栅极层116中。而当浮接栅极层116为未存储电子的初始状态，且浮接栅极元件100根据低态的写入电位进行写入时，将不会使电子存储于浮接栅极层116中。因此，电子存储的状态以及电子未存储的状态其中之一可对应高态的数据，另一则对应低态的数据。

另一方面，当浮接栅极元件100根据控制电位、字元选择电位、位元选择电位以及栅极g11的电性状态产生读取电流i1时，可由外接的电路(未示出)根据读取电流i1的大小判断浮接栅极层116的电性状态，而决定所存储的数据内容。

于一实施例中，抹除耦合元件104配置以通过布植区132从抹除线eg接收抹除电位，并通过井区130耦合抹除电位至浮接栅极层116。浮接栅极元件100根据抹除电位而抹除浮接栅极层116的电性状态，回复至上述未存储电子的初始状态。于一实施例中，用以控制浮接栅极元件100进行抹除的抹除电位可为15伏特。

请参照图2。图2为本发明一实施例中，一种存储器阵列2的电路图。

存储器阵列2包含两行及两列共四个非易失性存储器装置200a、200b、200c及200d。各个非易失性存储器装置200a、200b、200c及200d实际上均相当于图1所示出的非易失性存储器装置1。然而在图2中为使附图简洁，以非易失性存储器装置200a为例，仅示出示出其包含的浮接栅极元件100以及选择栅极元件106。实际上，非易失性存储器装置200a亦包含图1中示出的控制耦合元件102以及抹除耦合元件104，并通过控制耦合元件102以及抹除耦合元件104分别与控制线pg1和抹除线eg1电性耦接。

于本实施例中，非易失性存储器装置200a、200c共用相同的控制线pg1、字元线wl1以及源极线sl1，非易失性存储器装置200b、200d共用相同的控制线pg2、字元线wl2以及源极线sl2。非易失性存储器装置200a、200b共用相同的抹除线eg1及位元线bl1，非易失性存储器装置200c、200d共用相同的抹除线eg2及位元线bl2。

请参考表1。表1为本发明一实施例中，各信号线在进行读取、写入及抹除时的电位的数值范例。其中，当多个非易失性存储器装置形成例如图2示出的存储器阵列2时，表1的s表示此非易失性存储器装置已经选择来执行对应的动作。而us则表示此非易失性存储器装置未被选择执行任何动作。

表1

需注意的是，在进行写入时，被选择执行动作的非易失性存储器装置中的抹除耦合元件104，可通过布植区132从抹除线eg接收一个禁止电位(例如表1中所示的6伏特)，以避免浮接栅极层116将通过井区130注入电子。

此外，在进行写入时，对于未被选择执行动作的非易失性存储器装置，则除了需要由抹除耦合元件104接收禁止电位外，亦需要由浮接栅极元件100从位元线bl接收禁止电位，以降低浮接栅极层116与栅极氧化层114间的压差，避免电子被拉进浮接栅极层116中。

在部分技术中，存储器的读取和写入是采用单一元件，例如但不限于晶体管执行。由于读取和写入均需要对同一元件施加电压，容易对于氧化层造成损害，降低元件的可靠度。本发明的非易失性存储器装置1将浮接栅极元件100的读写和抹除分别由控制耦合元件102以及抹除耦合元件104执行，以将控制电位及抹除电位通过井区120、130耦合的方式，通过独立的氧化层124、134进行操作，将可减少对于浮接栅极元件100的栅极氧化层114的损坏，并可相应地提升元件的可靠度。

并且，于一实施例中，如图1c所示，浮接栅极层116覆盖栅极氧化层114的第一区块小于浮接栅极层116覆盖控制耦合元件102的氧化层124的第二区块，该浮接栅极层116覆盖氧化层134的第三区块，则小于浮接栅极层116覆盖栅极氧化层114的第一区块。

将浮接栅极层116覆盖氧化层124的第二区块设置为较大的面积，将提供较强的耦合能力，使控制耦合元件102的井区120能更有效率地供给用以读写的控制电位。特别是在进行写入时，能更有效率地将电子拉至浮接栅极层116中。

另一方面，将浮接栅极层116覆盖氧化层134的第三区块设置为较小的面积，将减少耦合比例，使得浮接栅极层116与抹除耦合元件104间的电压差增大，达到更有效率的抹除效果。

以上所述仅为本发明的优选实施例而已，并不用以限制本发明，凡在本发明的原则之内所作的任何修改，等同替换和改进等均应包括本发明的保护范围之内。