伪双端口存储器及其位线控制方法、装置与流程

1.本发明涉及集成电路领域，尤其涉及一种伪双端口存储器及其位线控制方法、装置。


背景技术：

2.双端口存储器在单个时钟周期内处理读取操作和写入操作两者。双端口存储器通常包括与存储单元阵列一起操作的两个端口，存储单元阵列可以从两个端口被同时访问。
3.为了减少存储器占用的面积，可以使用伪双端口存储器来代替双端口存储器。伪双端口存储器的核心是单核存储阵列，其提供单个存储器访问，而不是像双端口存储器那样提供两个同时的存储器访问。然而，伪双端口存储器被配置为通过在存取周期内顺序地执行两个存储器访问来模拟双端口存储器。例如，在特定的存取周期中，伪双端口存储器可以执行读取操作，并且于所述读取操作之后执行写入操作。
4.但是，现有的伪双端口存储器的性能仍有待提高。


技术实现要素：

5.本发明解决的问题是提供一种伪双端口存储器及其位线控制方法和装置，以提升伪双端口存储器的性能。
6.为解决上述问题，本发明提供了一种伪双端口存储器的位线控制方法，所述伪双端口存储器包括一存储阵列和位线预充电单元；所述存储阵列包括多行多列的存储单元；同一行的存储单元与同一字线耦接，同一列的存储单元与同一位线对耦接；所述位线预充电单元与所述存储阵列的位线对耦接；所述位线对包括互补的第一位线和第二位线；所述方法包括：
7.当在一存取周期内执行读取操作和所述读取操作之后的写入操作时，获取对应的读取数据和写入数据的信息；所述读取操作和所述写入操作的对象为所述存储阵列中同列的第一存储单元和第二存储单元；
8.当确定所述读取数据和写入数据相同时，生成对应的第一控制信号，以使得所述位线预充电单元在所述读取操作结束时，基于所述第一控制信号将所述存储阵列对应列的位线对中的对应位线从第一逻辑低电平继续下拉至第二逻辑低电平；所述第一逻辑低电平为所述读取操作结束时所述对应位线上的电压信号，所述第二逻辑电平信号为所述写入操作时施加于所述对应位线上的电压信号。
9.可选地，当所述读取数据和写入数据均为“0”时，所述对应列的位线对中的对应位线为第一位线。
10.可选地，当所述读取数据和写入数据均为“1”时，所述对应列的位线对中的对应位线为第二位线。
11.可选地，当确定所述读取数据和写入数据不同时，所述方法还包括：
12.生成第二控制信号，以使得所述位线预充电单元在所述读取操作执行结束时，基
于所述第二控制信号将所述存储阵列对应列的位线对中的对应位线从第一逻辑低电平上拉至逻辑高电平。
13.可选地，当所述读取数据为“0”且所述写入数据为“1”时，所述对应列的位线对中的对应位线为第一位线。
14.可选地，当所述读取数据为“1”且所述写入数据为“0”时，所述对应列的位线对中的对应位线为第二位线。
15.相应地，本发明实施例还提供了一种伪双端口存储器的位线控制装置，所述伪双端口存储器包括一存储阵列和位线预充电单元；所述存储阵列包括多行多列的存储单元；同一行的存储单元与同一字线耦接，同一列的存储单元与同一位线对耦接；所述位线预充电单元与所述存储阵列的位线对耦接；所述位线对包括互补的第一位线和第二位线；所述装置包括：
16.获取单元，适于当在一存取周期内执行读取操作和所述读取操作之后的写入操作时，获取对应的读取数据和写入数据的信息；所述读取操作和所述写入操作的对象为所述存储阵列中同列的第一存储单元和第二存储单元；
17.控制单元，适于当确定所述读取数据和写入数据相同时，生成对应的第一控制信号，以使得所述位线预充电单元在所述读取操作结束时，基于所述第一控制信号将所述存储阵列对应列的位线对中的对应位线从第一逻辑低电平继续下拉至第二逻辑低电平；所述第一逻辑低电平为所述读取操作结束时所述对应位线上的电压信号，所述第二逻辑电平信号为所述写入操作时施加于所述对应位线上的电压信号。
18.可选地，当所述读取数据和写入数据均为“0”时，所述对应列的位线对中的对应位线为第一位线。
19.可选地，当所述读取数据和写入数据均为“1”时，所述对应列的位线对中的对应位线为第二位线。
20.可选地，所述控制单元，还适于当确定所述读取数据和写入数据不同时，生成第二控制信号，以使得所述位线预充电单元在所述读取操作执行结束时，基于所述第二控制信号将所述存储阵列对应列的位线对中的对应位线从第一逻辑低电平上拉至逻辑高电平。
21.可选地，当所述读取数据为“0”且所述写入数据为“1”时，所述对应列的位线对中的对应位线为第一位线。
22.可选地，当所述读取数据为“1”且所述写入数据为“0”时，所述对应列的位线对中的对应位线为第二位线。
23.相应地，本发明实施例还提供了一种伪双端口存储器，包括上述的任一项所述的位线控制装置。
24.可选地，所述位线控制装置为异或门电路。
25.与现有技术相比，本发明的技术方案具有以下优点：
26.上述的方案，当在一存取周期内对同一列的第一存储单元和第二存储单元分别执行读取操作和写入操作时，获取对应的读取数据和写入数据的信息；当确定所述读取数据和写入数据相同时，生成对应的第一控制信号，以使得所述位线预充电单元在所述读取操作结束时，基于所述第一控制信号，将对应列的位线对中的对应位线从第一逻辑低电平继续下拉至第二逻辑低电平。如此，可以在存取周期内的读取操作结束时，避免因先将所述存
储阵列对应列的位线对中的对应位线从第一逻辑低电平先上拉至逻辑高电平再下拉至第二逻辑低电平所导致的时间和功率损耗，故可以节约伪双端口存储器的能耗并提高工作速度，从而提升伪双端口存储器的性能。
附图说明
27.图1示出了一种伪双端口存储器的存储单元的电路结构示意图；
28.图2为示出了图1所述的伪双端口存储器在一存取周期内相关信号的脉冲时序图；
29.图3示出了本发明实施例中的一种伪双端口存储器的框架结构示意图；
30.图4示出了本发明实施例中的伪双端口存储器的位线控制方法的流程示意图；
31.图5示出了本发明实施例中的伪双端口存储器在一存取周期内一种相关信号的脉冲时序图；
32.图6示出了本发明实施例中的伪双端口存储器在一存取周期内另一种相关信号的脉冲时序图；
33.图7示出了本发明实施例中的伪双端口存储器在一存取周期内又一种相关信号的脉冲时序图；
34.图8示出了本发明实施例中的伪双端口存储器在一存取周期内又一种相关信号的脉冲时序图；
35.图9示出了本发明实施例中的一种伪双端口存储器的位线控制装置的结构示意图。
具体实施方式
36.由背景技术可知，伪双端口存储器可以通过在存储周期中顺序地执行两个存储器访问来模拟双端口存储器。
37.通常而言，伪双端口存储器包括一存储阵列。所述存储阵列包括多行多列的存储阵列的存储单元。其中，同行的储器单元与相同的字线耦接，同列的存储单元与相同的位线对耦接。每个存储单元用于存储一个比特的数据。
38.图1示出了一种伪双端口存储器的存储单元的电路结构示意图。参见图1，存储单元10可以包括第一反相器(未标示)和第二反相器(未标示)、第一存取nmos管nm3和第二存取nmos管nm4。
39.第一反相器和第二反相器构成锁存器(未标示)。所述锁存器具有第一锁存节点q和第二锁存节点qb，且第一锁存节点q和第二锁存节点qb上的数据相反。
40.第一反相器包括第一pmos管pm1和第一nmos管nm1；第二反相器包括第二pmos管pm2和第二nmos管nm2。
41.所述第一pmos管pm1的栅端与第一nmos管nm1的栅端及锁存器的第二锁存节点qb耦接，所述第一pmos管pm1的源端与电源电压vdd耦接，所述第一pmos管pm1的漏端与第一nmos管nm1的漏端耦接且作为锁存器的第一锁存节点q，第一nmos管nm1的源端与地电压vss耦接。
42.所述第二pmos管pm2的栅端与第二nmos管nm2的栅端及锁存器的第一锁存节点q耦接，所述第二pmos管pm2的源端与电源电压vdd耦接且作为锁存器的第二锁存节点qb，所述
第二pmos管pm1的漏端与第二nmos管nm1的漏端耦接，第二nmos管nm1的源端与地电压vss耦接；
43.第一存取nmos管nm3的栅端和第二存取nmos管nm4的栅端均与同一字线wl耦接，第一存取nmos管nm3的源端与所述第一锁存节点q耦接，第一存取nmos管nm3的漏端与对应位线对中的第一位线bl耦接；第二存取nmos管nm4的源端与所述第二锁存节点qb耦接，第二存取nmos管nm4的漏端与对应位线对中的第二位线blb耦接。
44.如前所述，伪双端口存储器可以在外部时钟信号clk中的一个存取周期内执行读取操作且随后执行写入操作。
45.图2示出了伪双端口存储器在一存取周期内相关信号的脉冲时序图。参见图2，伪双端口存储器通过可以接收外部时钟信号clk，并在外部时钟信号clk一存取周期内，生成用于读取操作的读取时钟信号rd-clk，以及用于读取操作之后的写入操作的写入时钟信号wr-clk。
46.请继续参见图2，并结合图1，在外部时钟信号clk一存取周期内：
47.当执行读取操作时，读取时钟信号rd-clk的上升沿到来之前，将所述存储阵列中的所有存储单元的位线对中的第一位线bl和第二位线blb均预充电至电源电压vdd。当读取时钟信号rd-clk的上升沿到来时，待读取的存储单元所在行的字线wl被充电至高电平，对应存储单元的第一存取nmos管nm3和第二存取nmos管nm4导通，第一锁存节点q和第二锁存节点qb上的数据分别通过第一存取nmos管nm3和第二存取nmos管nm4传输至其第一位线bl和第二位线blb上，通过检测所述第一位线bl和第二位线blb上的压差，便可以读取对应存储单元中存储的数据。
48.在读取操作执行完毕时，存储阵列中所有存储单元的位线对中的第一位线bl和第二位线blb重新被预充电至电源电压vdd，以为读取操作之后的写入操作做准备。
49.当外部时钟信号clk的下降沿到来时时，写入操作被触发。具体而言，当写入时钟信号rd-clk的上升沿到来时，待写入的存储单元所在行的字线wl被充电至高电平，对应存储单元的第一存取nmos管nm3和第二存取nmos管nm4导通，写入数据通过待写入的存储单元所在行的第一位线bl和第二位线blb分别传输至待写入的存储单元的第一锁存节点q和第二锁存节点qb，从而将写入数据写入对应的存储单元中。
50.当所述读取操作对应的读取数据和写入操作对应的写入数据均为0时，在读取时钟信号rd-clk为高电平时，对应存储单元的第一位线bl被对应存储单元的第一锁存节点q被从电源电压vdd下拉至第一低电平vss1。随后，在读取操作结束且写入时钟信号wr-clk的上升沿到来之前，第一位线bl被从第一低电平预充电至电源电压vdd。之后，当写入时钟信号wr-clk的上升沿到来时，第一位线bl又从电源电压vdd被下拉至第二低电平vss2。
51.类似地，当读取数据和写入数据均为1且读取操作结束时，第二位线blb也将被从第一低电平vss1被上拉至电源电压vdd，再从电源电压vdd被下拉至第二逻辑低电平vss2。
52.在读取操作结束时，将第一位线bl或第二位线blb从第一低电平vss1被上拉至电源电压vdd，再从电源电压vdd下拉至第二逻辑低电平vss2，不仅会造成大量动态功率损耗，还会造成伪双端口存储器工作速度的延缓，影响了伪双端口存储器的性能。
53.为解决上述问题，本发明实施例中的技术方案通过在外部时钟信号的每个存取周期内循环执行读取操作和写入操作时，获取对应的读取数据和写入数据的信息；当确定所
述读取数据和写入数据相同且所述读取操作结束时，将待写入的存储单元的位线对中对应的位线从第一逻辑低电平继续下拉至第二逻辑低电平；所述第一逻辑低电平为所述写入操作结束时所述存储单元对应的位线上的电压信号，所述第二逻辑电平信号为所述写入操作时施加于所述存储单元对应的位线上的电压信号，可以避免由于在存取周期内的读取操作结束时先将存储单元的位线对中对应的位线从第一逻辑低电平先上拉至逻辑高电平再下拉至第二逻辑低电平所导致的功率和时间损耗，故可以节约伪双端口存储器的能耗并提高写入操作的速度，提升伪双端口存储器的性能。
54.为了便于理解，下面首先对本发明实施例中的一种双端口存储器的结构进行介绍。
55.图3示出了本发明实施例中的一种伪双端口存储器的结构。参见图3，本发明实施例中的一种伪双端口存储器包括存储阵列310、时序控制电路320、字线解码和字线驱动电路330、位线解码电路340和输入输出电路350。
56.所述存储阵列310包括(m*n)的存储单元、与存储单元的行一一对应设置的字线wl0～wlm和位线对(bl0/blb0)～(bln/blbn)。其中，m表示存储阵列310的行数，n表示存储阵列310的列数，且m\n均为大于1的正整数，m＝(m-1)，且n＝(n-1)。
57.在所述存储阵列310中，同行的存储单元与相同的读取字线wli(0≤i≤m，且i为正整数)耦接，同列的存储单元与相同的字线对blj、blbj(0≤j≤n，且j为正整数)耦接。具体而言，第一行的存储单元分别与第一字线wl0耦接，第二行的存储单元与分别第二字线wl1耦接....第m行的存储单元与第m字线wlm耦接；第一列的存储单元分别与第一位线对bl0、blb0耦接，第二列的存储单元分别与第二位线对bl1、blb1耦接
……
第n列的存储单元分别与第n位线对bln、blbn耦接。
58.所述存储器阵列310的大小，也即存储单元的的数目可以根据实际需要进行设定，如根据具体应用、速度要求、布局和测试要求及施加在系统上的整体设计需求而变化。通常，存储器阵列可以包含数千或数百万个存储单元。
59.时序控制电路320可以接收外部时钟信号、读取地址和写入地址，并外部时钟信号的一个存取周期内对存储阵列的读取操作和读取操作之后的写入操作进行控制。具体地，所述时序控制电路320可以在外部时钟信号的一存取周期内，生成用于读取操作的读取时钟信号和用于读取操作之后的写入操作的写入时钟信号。其中，所述读取操作由外部时钟信号的上升沿触发，所述写入操作由所述外部时钟信号的下降沿触发。
60.当执行读取操作时，时序控制电路320可以将读取地址分别发送给字线解码和字线驱动电路330和位线解码电路340分别进行读取行地址解码和读取列地址解码。字线解码和字线驱动电路330根据所述读取地址的行地址解码结果，将存储阵列中对应行的字线充电至电源电压。位线解码电路340则可以将根据所述读取地址的列地址解码结果生成对应的读取选择信号并发送至所述输入输出电路350。所述输入输出电路350则可以根据所述读取选择信号通过对应的位线对从对应的存储单元中读取对应的存储数据。
61.当执行写入操作时，时序控制电路320可以将写入地址分别发送给字线解码和字线驱动电路330和位线解码电路340，以分别进行写入地址的行地址和列地址解码。字线解码和字线驱动电路330可以根据所述写入地址的行地址解码结果，将存储阵列中对应行的字线充电至电源电压。位线解码电路340则可以将根据所述写入地址的列地址解码结果生
成对应的写入选择信号发送至所述输入输出电路330。所述输入输出电路350则可以根据所述写入选择信号通过对应的位线对将从外围设备接收的写入数据写入存储阵列中对应的存储单元中进行存储。
62.所述时序控制电路320还可以生成对应的预充电控制信号至所述输入输出电路350，以使得所述输入输出电路350可以在读取操作之前将所述存储阵列中的存储单元的位线对预充电至高电平。
63.在一些实施例中，所述输入输出电路350可以包括读取列多路复用器351、检测放大器352、输出数据锁存器353、输入数据锁存器354、写入驱动器355、写入列多路复用器356、位线控制装置357和位线预充电电路358。
64.当执行读取操作时，读取列多路复用器351可以接收所述时序控制电路320发送的读取选择信号时，并根据所述读取选择信号将所述读取地址对应的存储单元的第一位线和第二位线耦合至检测放大器352。检测放大器352可以接收耦合至的第一位线和第二位线上的差分电压信号，并根据所述第一位线和第二位线上的差分电压信号，读取所述读取地址对应的存储单元中所存储的数据并发送至所述输出数据锁存器353；所述输出数据锁存器353可以将接收到的读取数据进行锁存并传输给外围设备。
65.当执行写入操作时，输入数据锁存器354可以对外围设备发送的写入数据进行锁存并发送至所述写入驱动器355；写入列多路复用器356可以在接收到所述位线解码电路340发送的写入选择信号时，根据所述写入选择信号将所写入地址对应的存储单元的第一位线和第二位线耦合至写入驱动器335。所述写入驱动器335可以将所接收的写入数据通过对应的第一位线和第二位线驱动至所述写入地址对应的存储单元中进行存储。
66.下面将结合图4对本发明实施例中的伪双端口存储器的位线控制方法，也即输入输出电路中的位线控制装置和位线预充电电路的工作方法进行详细的描述。
67.图4示出了本发明实施例中的一种伪双端口存储器的位线控制方法的流程示意图。参见图4，一种伪双端口存储器的位线控制方法，具体可以包括：
68.步骤s401：当在一存取周期内对同一列的第一存储单元和第二存储单元分别执行读取操作和写入操作时，所述位线控制装置获取对应的读取数据和写入数据的信息。
69.在具体实施中，所述位线控制装置可以分别通过伪双端口存储器的读取列多用复用器和写入写入列多路复用器获取同一存取周期内执行的读取操作和写入操作对应的第一存储单元和第二存储单元是否为同属于存储阵列中的同一列。
70.具体而言，当在所述存取周期内执行所述读取操作时，位线解码电路可以根据所接收的读取地址的信息，生成对应的读取选择信号，以使得对应列的读取列多路复用器在接收到所述读取选择信号时，将对应列的位线对耦合至检测放大器的差分输入端。
71.类似地，当在所述存取周期执行所述读取操作之后的写入操作时，所述位线解码电路可以根据所接收的写入地址的信息，分别生成对应的写入选择信号，以使得对应列的写入多路复用器在接收到所述写入选择信号时，将对应列的位线对耦合至写入驱动器。
72.因此，位线控制装置可以通过读取列多路复用器获取的读取选择信号和写入列多路复用器获取的写入选择信号是否相同，以确定所述存取周期内的读取操作的操作对象第一存储单元和写入操作的操作对象第二存储单元是否为同一列中的存储单元。
73.当确定所述第一存储单元和第二存储单元为同一列中的存储单元时，所述位线控
制装置可以获取执行所述读取操作从第一存储单元中所读取的数据，以及获取待写入第二存储单元的写入数据。具体地，所述位线控制装置可以从检测放大器处获取所述读取数据，并从所述写入驱动器获取所述写入数据的信息。
74.步骤s402：所述位线控制装置判断所述读取数据和所述写入数据所述是否相同；当判断结果是为是，可以执行步骤s403；反之，则可以执行步骤s405。
75.在具体实施中，当获取到所述读取数据和写入数据时，所述位线控制装置可以将所获取的读取数据和写入数据进行比较，从而确定所述读取数据和写入数据是否相同。其中，所述读取数据和写入数据相同，包括读取数据和写入数据均为0或1两种情形。
76.步骤s403：所述位线控制装置生成对应的第一控制信号并发送至位线预充电单元。
77.在具体实施中，在确定所述读取数据和写入数据相同时，所述位线控制装置可以生成对应的第一控制信号并发送至所述位线预充电单元。
78.在本发明一实施例中，所述位线控制装置可以在确定所述读取数据和写入数据相同时，生成对应的高电平信号作为第一控制信号发送至所述位线预充电单元。
79.步骤s404：所述位线预充电单元在确定所述读取操作结束时，基于所述第一控制信号将对应列的位线对中的对应位线从第一逻辑低电平继续下拉至第二逻辑低电平。
80.在具体实施中，所述位线预充电单元可以接收所述第一控制信号，并在读取操作结束时，基于所述第一控制信号将对应列的位线对中的对应位线从第一逻辑低电平继续下拉至第二逻辑低电平。
81.如前所述，所述读取数据和写入数据相同，可以包括读取数据和写入数据均为0或均为1两种情形。
82.参见图5，当读取数据和写入数据均为0且在读取操作结束，也即所述读取时钟信号rd-clk的下降沿到来时，第一存储单元和第二存储单元所在列的第一位线bl被第一存储单元从预设的电源电压vdd下拉至第一逻辑低电平vss1。之后，当所述读取操作结束且写入时钟信号wr-clk的上升沿到来之前，所述位线预充电单元继续将所述对应列的第一位线bl从第一逻辑低电平vss1下拉至第二逻辑低电平vss2。
83.类似地，参见图6，当读取数据和写入数据均为1时，在所述读取时钟信号rd-clk的下降沿到来时，第一存储单元和第二存储单元所在列的第二位线blb被第一存储单元从预设的电源电压vdd下拉至第一逻辑低电平vss1。随后，当所述读取操作结束且写入时钟信号wr-clk的上升沿到来之前，所述位线预充电单元继续将所述对应列的第二位线blb从第一逻辑低电平vss1下拉至第二逻辑低电平vss2。
84.由此可知，在读取操作结束时，直接将存储阵列中对应列的位线对中的第一位线bl或第二blb从第一逻辑低电平vss1下拉至第二逻辑低电平vss1，可以避免将第一位线bl或第二blb从第一逻辑低电平vss1先上拉至电源电压vdd，再从电源电压vdd下拉至第二逻辑低电平vss2所造成的动态功率消耗，并且可以缩短操作时间，提高工作速度，因而可以提高伪双端口存储器的工作性能。
85.步骤s405：位线控制装置生成对应的第二控制信号并发送至位线预充电单元。
86.在具体实施中，当确定所述读取数据和写入数据不同时，位线控制装置可以生成对应的第二控制信号并发送至所述位线预充电单元。其中，所述读取数据和写入数据不同，
包括读取数据为0和写入数据为1，或读取数据为1且写入数据为0两种情形。
87.在本发明一实施例中，所述位线控制装置可以在确定所述读取数据和写入数据相同时，生成对应的低电平信号作为第二控制信号发送至所述位线预充电单元。
88.步骤s406：所述位线预充电单元接收所述第一控制信号，并在确定所述读取操作结束时，基于所述第一控制信号将对应列的位线对中的对应位线从第一逻辑低电平继续上拉至逻辑高电平。
89.参见图7，当读取数据为0且写入数据均为1时，第一存储单元和第二存储单元所在的对应列的第一位线bl在读取操作结束时被第一存储单元从预设的电源电压vdd下拉至第一逻辑低电平vss1。之后，在读取操作结束后且写入时钟信号wr-clk的上升沿到来之前，所述位线预充电单元将所述对应列的第一位线bl从第一逻辑低电平vss1上拉至高电平vdd，以为后续的写入操作做准备。
90.参见图8，当读取数据为1且写入数据均为0且读取操作结束，即读取时钟信号rd-clk的下降沿到来时，第一存储单元和第二存储单元所在的对应列的第二位线blb被第一存储单元从预设的高电平vdd下拉至第一逻辑低电平vss1。随后，当所述读取操作结束且写入时钟信号wr-clk的上升沿到来之前，所述位线预充电单元将所述对应列的第二位线blb从第一逻辑低电平vss1上拉至高电平vdd，以为后续的写入操作做准备。
91.相应地，本发明实施例还提供了一种伪双端口存储器的位线控制装置。
92.图9示出了本发明实施例中的一种位线控制装置的结构示意图。参见图9，一种位线控制装置90包括：
93.获取单元901，适于当在一存取周期内执行读取操作和所述读取操作之后的写入操作时，获取对应的读取数据和写入数据的信息；所述读取操作和所述写入操作的对象为所述存储阵列中同列的第一存储单元和第二存储单元；
94.控制单元902，适于当确定所述读取数据和写入数据相同时，生成对应的第一控制信号，以使得所述位线预充电单元在所述读取操作结束时，基于所述第一控制信号将所述存储阵列对应列的位线对中的对应位线从第一逻辑低电平继续下拉至第二逻辑低电平；所述第一逻辑低电平为所述读取操作结束时所述对应位线上的电压信号，所述第二逻辑电平信号为所述写入操作时施加于所述对应位线上的电压信号。其中，当所述读取数据和写入数据均为“0”时，所述对应列的位线对中的对应位线为第一位线；当所述读取数据和写入数据均为“1”时，所述对应列的位线对中的对应位线为第二位线。其中，所述第一逻辑低电平和第二逻辑低电平对应的电压数值可以根据实际的需要进行设置，在此不做限制。
95.在具体实施中，所述控制单元902，还适于当确定所述读取数据和写入数据不同时，生成第二控制信号，以使得所述位线预充电单元在所述读取操作执行结束时，基于所述第二控制信号将所述存储阵列对应列的位线对中的对应位线从第一逻辑低电平上拉至逻辑高电平。其中，当所述读取数据为“0”且所述写入数据为“1”时，所述对应列的位线对中的对应位线为第一位线；当所述读取数据为“1”且所述写入数据为“0”时，所述对应列的位线对中的对应位线为第二位线。
96.相应地，本发明实施例还提供了一种伪双端口存储器，包括上述的任一项所述的位线控制装置。
97.在本发明一实施例中，所述位线控制装置为异或门电路，以节约版图占用面积，并
降低漏电流损耗。
98.本领域技术人员还可以采用其他具有本发明实施例中的位线控制装置的上述位线控制功能的电路进行实现，在此不做限制。
99.采用本发明实施例中的上述方案，伪双端口存储器当在一存取周期内对同一列的第一存储单元和第二存储单元分别执行读取操作和写入操作时，获取对应的读取数据和写入数据的信息；当确定所述读取数据和写入数据相同时，生成对应的第一控制信号，以使得所述位线预充电单元在所述读取操作结束时，基于所述第一控制信号，将对应列的位线对中的对应位线从第一逻辑低电平继续下拉至第二逻辑低电平。如此，便可以避免由于在存取周期内的读取操作结束时先将对应列的位线对中的对应位线从第一逻辑低电平先上拉至逻辑高电平再下拉至第二逻辑低电平所导致的能耗和时间损耗，故可以节约伪双端口存储器的能源并提高工作速度，提升伪双端口存储器的性能。
100.上述本发明的实施方式是本发明的元件和特征的组合。除非另外提及，否则所述元件或特征可被视为选择性的。各个元件或特征可在不与其它元件或特征组合的情况下实践。另外，本发明的实施方式可通过组合部分元件和/或特征来构造。本发明的实施方式中所描述的操作顺序可重新排列。任一实施方式的一些构造可被包括在另一实施方式中，并且可用另一实施方式的对应构造代替。对于本领域技术人员而言明显的是，所附权利要求中彼此没有明确引用关系的权利要求可组合成本发明的实施方式，或者可在提交本技术之后的修改中作为新的权利要求包括。
101.本发明的实施方式可通过例如硬件、固件、软件或其组合的各种手段来实现。在硬件配置方式中，根据本发明示例性实施方式的方法可通过一个或更多个专用集成电路(asic)、数字信号处理器(dsp)、数字信号处理器件(dspd)、可编程逻辑器件(pld)、现场可编程门阵列(fpga)、处理器、控制器、微控制器、微处理器等来实现。
102.在固件或软件配置方式中，本发明的实施方式可以模块、过程、功能等形式实现。软件代码可存储在存储器单元中并由处理器执行。存储器单元位于处理器的内部或外部，并可经由各种己知手段向处理器发送数据以及从处理器接收数据。
103.对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是符合与本文所公开的原理和新颖特点相一致的最宽的范围。。
104.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。