技术特征：
1.一种半导体存储装置，具备多个存储区块区域，沿第1方向排列；接线区域，相对于所述多个存储区块区域沿所述第1方向排列；及配线区域，在所述第1方向上延伸，与所述多个存储区块区域及所述接线区域沿与所述第1方向交叉的第2方向排列；且所述多个存储区块区域分别具备：多个存储串，在所述第1方向上延伸，且沿所述第2方向排列；及第1配线，在所述第2方向上延伸，且共通地连接于所述多个存储串；所述配线区域具备第2配线，该第2配线在所述第1方向上延伸，共通地连接于与所述多个存储区块区域对应的多个第1配线，所述接线区域具备：第3配线，电连接于所述第2配线；及接触电极，在与所述第1方向及所述第2方向交叉的第3方向上延伸，且连接于所述第3配线。2.根据权利要求1所述的半导体存储装置，其中所述接触电极具备：第1部分，在所述第3方向上延伸；第2部分，连接于所述第1部分，且连接于所述第3配线的所述第1方向或所述第2方向上的侧面；当将在所述第1方向及所述第2方向上延伸、且包含所述接触电极的第2部分的截面设为第1截面时，在所述第1截面中，所述第2部分的轮廓线的一部分沿着第1圆的圆周设置，所述第2部分的轮廓线的除所述部分以外的部分沿着所述第1圆的内侧设置。3.根据权利要求1所述的半导体存储装置，其具备沿所述第3方向排列的多个存储层，所述多个存储层分别具备所述多个存储串、所述多个第1配线、所述第2配线、及所述第3配线，所述接线区域对应于所述多个存储层而具备多个所述接触电极。4.根据权利要求3所述的半导体存储装置，其中所述多个存储层分别具备信号放大电路。5.根据权利要求3或4所述的半导体存储装置，其中所述接线区域具备在所述第3方向上延伸的电压供给线，在所述接线区域中，所述多个存储层分别具备：第4配线，电连接于所述第2配线与所述第3配线之间；第1晶体管，电连接于所述第3配线与所述第4配线之间；第2晶体管，电连接于所述第3配线与所述电压供给线之间；及第3晶体管，电连接于所述第2晶体管与所述电压供给线之间；所述第4配线作为所述第3晶体管的栅极电极发挥功能。6.一种半导体存储装置，具备：
多个存储单元，沿第1方向排列；及多个第1配线，沿所述第1方向排列，且电连接于所述多个存储单元；及接触电极，在所述第1方向上延伸，且连接于所述多个第1配线中的任一配线；所述接触电极具备：第1部分，在所述第1方向上延伸；及第2部分，连接于所述第1部分，且连接于所述多个第1配线中的任一第1配线的与所述第1方向交叉的第2方向上的侧面；当将与所述第1方向垂直且包含所述接触电极的第2部分的截面设为第1截面时，在所述第1截面中，所述第2部分的轮廓线的一部分沿着第1圆的圆周设置，所述第2部分的轮廓线的除所述部分以外的部分沿着所述第1圆的内侧设置。7.一种半导体存储装置，具备：多个存储层，沿第1方向排列；多个接触电极，在所述第1方向上延伸，且连接于所述多个存储层；及电压供给线，在所述第1方向上延伸，且连接于所述多个存储层；所述多个存储层分别具备：存储单元；第1配线，电连接于所述存储单元；第2配线，电连接于所述多个接触电极中的任一接触电极；第1晶体管，电连接于所述第1配线与所述第2配线之间；第2晶体管，电连接于所述第2配线与所述电压供给线之间；及第3晶体管，电连接于所述第2晶体管与所述电压供给线之间；所述第1配线作为所述第3晶体管的栅极电极发挥功能。
技术总结
本发明的实施方式提供一种能够高集成化的半导体存储装置。实施方式的半导体存储装置具备：多个存储区块区域，沿第1方向排列；接线区域，相对于多个存储区块区域沿第1方向排列；及配线区域，在第1方向上延伸，与多个存储区块区域及接线区域沿与第1方向交叉的第2方向排列。多个存储区块区域分别具备：多个存储串，在第1方向上延伸，且沿第2方向排列；及第1配线，在第2方向上延伸，共通地连接于多个存储串。配线区域具备第2配线，该第2配线在第1方向上延伸，共通地连接于与多个存储区块区域对应的多个第1配线。接线区域具备：第3配线，电连接于第2配线；及接触电极，在与第1方向及第2方向交叉的第3方向上延伸，连接于第3配线。连接于第3配线。连接于第3配线。
技术研发人员：松尾浩司 荒井史隆
受保护的技术使用者：铠侠股份有限公司
技术研发日：2021.08.26
技术公布日：2022/9/26