存储器单元感测的制作方法

存储器单元感测
1.相关申请案
2.本技术案要求于2020年12月29日申请且标题为“存储器单元感测(memory cell sensing)”的第63/131,353号美国临时专利申请案的权益，所述美国临时专利申请案共同转让且以全文引用的方式并入本文中。
技术领域
3.本公开大体上涉及集成电路，且确切地说，在一或多个实施例中，本公开涉及用于感测存储器单元的设备和方法。


背景技术：

4.存储器(例如，存储器装置)通常在计算机或其他电子装置中提供为内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)和快闪存储器。
5.快闪存储器已发展成用于广泛范围的电子应用的受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷陷阱)或其它物理现象(例如，相变或偏振)进行编程，存储器单元的阈值电压(vt)改变决定每个存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的用途在持续扩大。
6.nand快闪存储器是常用类型的快闪存储器装置，如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常，用于nand快闪存储器的存储器单元阵列布置成使得阵列中的一行中的每个存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包含在一对选择门之间，例如在源极选择晶体管与漏极选择晶体管之间，串联连接在一起的存储器单元串(常常称为nand串)。每个源极选择晶体管可连接到源极，而每个漏极选择晶体管可连接到数据线，例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的超过一个选择门的变型是已知的。
7.在对存储器进行编程的过程中，存储器单元可编程为通常被称为单级单元(slc)的存储器单元。slc可使用单个存储器单元来表示一位数(例如，一位)数据。举例来说，在slc中，2.5v或更高的vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5v或更低的vt可指示经擦除存储器单元(例如，表示逻辑1)。此类存储器可通过包含多级单元(mlc)、三级单元(tlc)、四级单元(qlc)等或其组合来实现较高水平的存储容量，其中存储器单元具有使得能够将更多位数的数据存储于每一存储器单元中的多个级。举例来说，mlc可被配置成每个由四个vt范围表示的存储器单元存储两个位数的数据，tlc可被配置成每个由八个vt范围表示的存储器单元存储三个位数的数据，qlc可被配置成每个由十六个vt范围表示的存储器单元存储四个位数的数据，等等。
8.编程存储器单元通常利用以下迭代过程：向存储器单元应用编程脉冲，并响应于所述编程脉冲而验证所述存储器单元是否已达到它的所要数据状态，且重复所述迭代过程直到所述存储器单元通过验证。在每一编程脉冲之前，字线可经预充电，且在每一编程脉冲之后，字线可放电。一旦存储器单元通过验证，就可禁止对存储器单元进行进一步编程。可通过改变(例如，增大)编程脉冲的电压电平而重复迭代过程，直至为编程操作选择的每一存储器单元已达到其相应的所要数据状态，或宣告某一故障，例如达到编程操作期间所允许的编程脉冲的最大数目。给定编程操作的迭代性质及每一迭代使用的相对较高电压电平，编程操作可对存储器的速度及功率消耗两者具有显著影响。
9.感测(例如，读取或验证)存储器单元的数据状态通常涉及响应于施加到其控制栅极的特定电压而检测存储器单元是否被启动，例如通过检测连接到存储器单元的节点的电压电平由通过存储器单元的电流造成的改变。随着对较高存储密度存储器单元的需求增长，验证操作可能会不利地影响编程存储器单元所需的时间，因为可能需要在每一编程脉冲之间验证更多数据状态。


技术实现要素：

10.在一个方面中，本技术案是针对一种感测装置，其包括：第一电压节点，其经配置以接收第一电压电平；第二电压节点，其经配置以接收低于所述第一电压电平的第二电压电平；p型场效应晶体管(pfet)，其选择性地连接到数据线，其中所述pfet连接于所述第一电压节点与所述数据线之间，且连接于所述第二电压节点与所述数据线之间；以及感测节点，其选择性地连接到所述pfet，其中所述pfet连接于所述第一电压节点与所述数据线之间。
11.在另一方面中，本技术案是针对一种存储器，其包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联连接的存储器单元串中的一组相应串联连接的存储器单元串；共同源极，其选择性地连接到所述多个串联连接的存储器单元串中的每一串联连接的存储器单元串；感测装置，其选择性地连接到所述多个数据线中的特定数据线；以及用于所述存储器单元阵列的存取的控制器，其中所述控制器经配置以致使所述存储器进行以下操作：将第一电压电平施加到所述共同源极；在第一方向上经由p型场效应晶体管(pfet)将电荷转移到所述特定数据线，且将所述特定数据线经由所述pfet的放电在第二方向上限于低于所述第一电压电平的第二电压电平；将所述特定数据线选择性地连接到所述共同源极，且将所述特定数据线连接到经配置以接收低于所述第二电压电平的第三电压电平的电压节点；将所述特定数据线连接到所述感测装置的感测节点，且将所述特定数据线与所述电压节点隔离，其中所述pfet连接于所述特定数据线与所述感测节点之间；以及响应于在所述感测节点处产生的电压电平而确定连接到所述特定数据线的存储器单元是否具有预期阈值电压。
12.在另一方面中，本技术案是针对一种存储器，其包括：存储器单元阵列，其包括多个串联连接的存储器单元串；多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联连接的存储器单元串中的一组相应串联连接的存储器单元串；共同源极，其选择性地连接到所述多个串联连接的存储器单元串中的每一串联连接的存储器单元串；以及感测装置，其选择性地连接到所述多个数据线中的特定数据线，其中所述感测装置
包括：第一电压节点，其经配置以接收第一电压电平；第二电压节点，其经配置以接收低于所述第一电压电平的第二电压电平；p型场效应晶体管(pfet)，其选择性地连接到数据线，其中所述pfet连接于所述第一电压节点与所述数据线之间，且连接于所述第二电压节点与所述数据线之间；以及感测节点，其选择性地连接到所述pfet，其中所述pfet连接于所述第一电压节点与所述数据线之间。
附图说明
13.图1是根据一实施例的存储器的简化框图，所述存储器作为电子系统的部分与处理器通信。
14.图2a到2c是如可用于参考图1描述的类型的存储器中的存储器单元阵列的部分的示意图。
15.图3是多个存储器单元的阈值电压分布的概念图。
16.图4a到4b是可与各种实施例一起使用的类型的感测装置的示意图。
17.图5是根据一实施例的时序图，其大体描绘例如图4b中描绘的感测装置在感测操作的各个阶段的各个节点和控制信号的电压电平。
18.图6a在概念上描绘不同时感测数据状态的编程操作。
19.图6b在概念上描绘根据一实施例的同时感测数据状态的编程操作。
20.图7描绘根据一实施例的操作存储器的方法的流程图。
具体实施方式
21.在以下详细描述中，参考附图，所述附图形成本发明的一部分，且其中借助于说明示出特定实施例。在图式中，遍及若干视图，相似的附图标记描述大体上类似的组件。在不脱离本公开的范围的情况下，可利用其它实施例且可作出结构、逻辑和电性改变。因此，不应以限制意义对待以下详细描述。
22.例如，本文所使用的术语“半导体”可指一层材料、晶片或衬底，且包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层，以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前处理步骤在基底半导体结构中形成区域/接面，且术语半导体可包含含有此类区域/接面的下伏层。
23.除非另外从上下文显而易见，否则如本文中所使用的术语术语“导电(conductive)”以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)指代电学上的导电。类似地，除非另外从上下文显而易见，否则如本文中所使用的术语“连接(connecting)”以及其各种相关形式(例如connect、connected、connection等)指代通过导电路径的电连接。
24.在本文中认识到，即使在值可能预期相等的情况下，工业处理和操作的可变性和精确性仍可能会引起与其预期值的差异。这些可变性和精确度通常取决于在集成电路装置的制造和操作中使用的技术。因此，如果值预期相等，那么认为那些值相等而不考虑其所得值。
25.图1是根据一实施例的呈存储器(例如，存储器装置)100的形式的第一设备与呈处理器130的形式的第二设备(作为呈电子系统的形式的第三设备的一部分)进行通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、交通工具、无线装置、移动电话及类似者。处理器130(例如，存储器装置100外部的控制器)可能是存储器控制器或其它外部主机装置。
26.存储器装置100包含可逻辑上布置成行和列的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(统称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(统称为位线)。单个存取线可能与存储器单元的超过一个逻辑行相关联且单个数据线可能与超过一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够经编程为至少两个目标数据状态中的一者。
27.提供行解码电路系统108和列解码电路系统110以解码地址信号。接收地址信号并对其进行解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(i/o)控制电路系统112以管理命令、地址和数据到存储器装置100的输入以及数据和状态信息从存储器装置100的输出。地址寄存器114与i/o控制电路系统112和行解码电路系统108以及列解码电路系统110通信以在解码之前锁存地址信号。命令寄存器124与i/o控制电路系统112和控制逻辑116通信以锁存传入命令。
28.控制器(例如，在存储器装置100内部的控制逻辑116)响应于所述命令而控制对存储器单元阵列104的存取，且可为外部处理器130生成状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，感测操作[其可包含读取操作和验证操作]、编程操作和/或擦除操作)。控制逻辑116与行解码电路系统108和列解码电路系统110通信，以响应于地址而控制行解码电路系统108和列解码电路系统110。控制逻辑116可包含指令寄存器128，其可表示用于存储计算机可读指令的计算机可用存储器。对于一些实施例，指令寄存器128可表示固件。或者，指令寄存器128可表示存储器单元阵列104中的存储器单元的分组，例如预留的存储器单元块。
[0029]
控制逻辑116也可与高速缓存寄存器118通信。高速缓存寄存器118锁存如由控制逻辑116引导的传入或传出数据以暂时存储数据，而存储器单元阵列104忙于分别写入或读取其他数据。在编程操作(例如，写入操作)期间，数据可从高速缓存寄存器118传送到数据寄存器120以用于传递到存储器单元阵列104；随后可从i/o控制电路112将新数据锁存于高速缓存寄存器118中。在读取操作期间，可将数据从高速缓存寄存器118传送到i/o控制电路系统112以用于输出到外部处理器130；随后可将新数据从数据寄存器120传送到高速缓存寄存器118。高速缓存寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成其一部分)。页缓冲器可进一步包含感测装置(图1中未展示)以例如通过感测连接到存储器单元的数据线的状态来感测存储器单元阵列104的存储器单元的数据状态。状态寄存器122可与i/o控制电路系统112和控制逻辑116通信以锁存状态信息以用于输出到处理器130。
[0030]
存储器装置100通过控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可包含晶片启用ce#、命令锁存启用cle、地址锁存启用ale、写入启用we#、读取启用re#和写入保护wp#。取决于存储器装置100的性质，可进一步经由控制链路132接收额外或替代的控制信号(未展示)。存储器装置100经由多路复用的输入/输出(i/o)总线134从处理
器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且经由i/o总线134将数据输出到处理器130。
[0031]
举例来说，可在输入/输出(i/o)控制电路系统112处通过i/o总线134的i/o引脚[7:0]接收命令，且接着可将所述命令写入到命令寄存器124中。可在i/o控制电路112处经由i/o总线134的输入/输出(i/o)引脚[7:0]接收地址，且随后可将所述地址写入到地址寄存器114中。可在i/o控制电路112处经由用于8位装置的输入/输出(i/o)引脚[7:0]或用于16位装置的输入/输出(i/o)引脚[15:0]接收数据，且随后将所述数据写入到高速缓存寄存器118中。可随后将数据写入到数据寄存器120中以用于编程存储器单元阵列104。对于另一实施例，可省略高速缓存寄存器118，且可将数据直接写入到数据寄存器120中。还可经由用于8位装置的输入/输出(i/o)引脚[7:0]或用于16位装置的输入/输出(i/o)引脚[15:0]输出数据。虽然可参考i/o引脚，但其可包含通过外部装置(例如，处理器130)实现到存储器装置100的电连接的任何导电节点，例如常用的导电衬垫或导电凸块。
[0032]
所属领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图1的存储器装置100。应认识到，参考图1所描述的各种块组件的功能性可不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能。或者，可组合集成电路装置的一或多个组件或组件部分，以执行图1的单个块组件的功能性。
[0033]
此外，尽管根据各种信号的接收和输出的流行惯例描述了特定i/o引脚，但应注意，可在各种实施例中使用i/o引脚(或其它i/o节点结构)的其它组合或其它数目个i/o引脚(或其它i/o节点结构)。
[0034]
图2a是如可例如作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的例如nand存储器阵列等存储器单元阵列200a的一部分的示意图。存储器阵列200a包含存取线(例如，字线)2020到202n和数据线(例如，位线)2040到204m。存取线202可以多对一关系连接到图2a中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200a可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性等导电类型以例如形成p阱，或具有n型导电性以例如形成n阱。
[0035]
存储器阵列200a可布置成行(各自对应于存取线202)和列(各自对应于数据线204)。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如nand串2060到206m中的一者。每一nand串206可连接(例如，选择性地连接)到共同源极(src)216，且可包含存储器单元2080到208n。源极216可表示通常选择性地连接到多个nand串206的存储器单元208的电压节点。存储器单元208可表示用于存储数据的非易失性存储器单元。存储器单元2080到208n可包含旨在用于存储数据的存储器单元，且可进一步包含不旨在用于存储数据的其它存储器单元，例如虚设存储器单元。为了实现充分理解的操作优点，虚设存储器单元通常不可由存储器的用户存取，且通常替代地并入到串联连接的存储器单元串中。
[0036]
每一nand串206的存储器单元208可串联连接于如选择门2100到210m中的一者(例如，其可为统称为选择门源极的源极选择晶体管)的选择门210(例如，场效应晶体管)与如选择门2120到212m中的一者(例如，其可为统称为选择门漏极的漏极选择晶体管)的选择门212(例如，场效应晶体管)之间。选择门2100到210m可共同地连接到选择线214，例如源极选择线(sgs)，且选择门2120到212m可共同地连接到选择线215，例如漏极选择线(sgd)。尽管描
绘为传统场效应晶体管，但选择门210和212可利用类似于(例如，相同于)存储器单元208的结构。选择门210和212可表示串联连接的多个选择门，其中每个选择门串联地经配置以接收相同或独立控制信号。
[0037]
每个选择门210的源极可连接到共同源极216。每个选择门210的漏极可连接到对应nand串206的存储器单元2080。举例来说，选择门2100的漏极可连接到对应nand串2060的存储器单元2080。因此，每个选择门210可经配置以将对应nand串206选择性地连接到共同源极216。每个选择门210的控制栅极可连接到选择线214。
[0038]
每个选择门212的漏极可连接到对应nand串206的数据线204。举例来说，选择门2120的漏极可连接到用于对应nand串2060的数据线2040。每个选择门212的源极可连接到对应nand串206的存储器单元208n。举例来说，选择门2120的源极可连接到对应nand串2060的存储器单元208n。因此，每个选择门212可经配置以将对应nand串206选择性地连接到对应数据线204。每个选择门212的控制栅极可连接到选择线215。
[0039]
图2a中的存储器阵列可为准二维存储器阵列，且可具有大体上平面结构，例如，其中共同源极216、nand串206和数据线204在大体上平行平面中延伸。或者，图2a中的存储器阵列可为三维存储器阵列，例如，其中nand串206可大体上垂直于含有共同源极216的平面且大体上垂直于可大体上平行于含有共同源极216的平面的含有数据线204的平面而延伸。
[0040]
如图2a中所展示，存储器单元208的典型构造包含可(例如，通过阈值电压的改变)确定存储器单元的数据状态的数据存储结构234(例如，浮动栅、电荷阱或经配置以存储电荷的其它结构)，以及控制栅极236。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可进一步具有经界定源极/漏极(例如，源极)230和经界定源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(且在一些情况下形成)存取线202。
[0041]
存储器单元208的列可为nand串206或选择性地连接到给定数据线204的多个nand串206。存储器单元208的行可为共同地连接到给定存取线202的存储器单元208。存储器单元208的行可(但不必)包含共同地连接到给定存取线202的所有存储器单元208。存储器单元208的行可通常划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同地连接到给定存取线202的每隔一个存储器单元208。举例来说，共同地连接到存取线202n且选择性地连接到偶数数据线204(例如，数据线2040、2042、2044等)的存储器单元208可为一个物理页的存储器单元208(例如，偶数存储器单元)，而共同地连接到存取线202n且选择性地连接到奇数数据线204(例如，数据线2041、2043、2045等)的存储器单元208可为另一物理页的存储器单元208(例如，奇数存储器单元)。虽然数据线2043到2045未明确描绘于图2a中，但从图式显而易见，存储器单元阵列200a的数据线204可从数据线2040到数据线204m连续地编号。共同地连接到给定存取线202的存储器单元208的其它分组也可限定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定存取线的所有存储器单元可视为一个物理页的存储器单元。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元的物理页(例如，存储器单元的慢页或快页)的部分(在一些实施例中，其可仍为整个行)可被视为存储器单元的逻辑页。存储器单元块可包含配置成一起擦除的那些存储器单元，如连接到存取线2020到202n的所有存储器单元(例如，共享共同存取线202的所有nand串206)。除非明确地区分，否则对存储器单元的页的参考在本文中是指存储器单
元的逻辑页的存储器单元。
[0042]
虽然结合nand快闪存储器论述图2a的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，sonos或其它被配置成存储电荷的数据存储结构)和其它架构(例如，and阵列、nor阵列等)。
[0043]
图2b是存储器单元阵列200b的一部分的另一示意图，所述存储器单元阵列如例如可作为存储器单元阵列104的一部分用于参考图1所描述的类型的存储器中。图2b中相同编号的元件对应于关于图2a提供的描述。图2b提供三维nand存储器阵列结构的一个实例的额外细节。三维nand存储器阵列200b可并有可包含半导体柱的竖直结构，其中柱的一部分可充当nand串206的存储器单元的沟道区。nand串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，统称为选择门漏极)选择性地连接到数据线2040到204m，且通过选择晶体管210(例如，其可为源极选择晶体管，统称为选择门源极)选择性地连接到共同源极216。多个nand串206可选择性地连接到同一数据线204。nand串206的子集可通过对选择线2150到215k加偏压以选择性地启动各自在nand串206与数据线204之间的特定选择晶体管212来连接到其相应数据线204。可通过对选择线214加偏压来启动选择晶体管210。每个存取线202可连接到存储器阵列200b的多行存储器单元。通过特定存取线202彼此共同地连接的存储器单元的行可统称为阶层。
[0044]
三维nand存储器阵列200b可形成于外围电路系统226上方。外围电路系统226可表示用于存取存储器阵列200b的各种电路系统。外围电路系统226可包含互补电路元件。举例来说，外围电路系统226可包含形成在同一半导体衬底上的n沟道晶体管和p沟道晶体管两者，所述过程统称为cmos或cmos或互补金属氧化物半导体。虽然由于集成电路制造和设计的进步，cmos通常不再利用严格的金属氧化物半导体构造，但为了方便起见保留cmos命名。
[0045]
图2c是如可例如作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的存储器单元阵列200c的一部分的另一示意图。图2c中的相同编号元件对应于如关于图2a提供的描述。存储器单元阵列200c可包含串联连接的存储器单元串(例如，nand串)206、存取线(例如，字线)202、数据线(例如，位线)204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)和源极216，如图2a中所描绘。举例来说，存储器单元阵列200a的一部分可为存储器单元阵列200c的一部分。图2c描绘将nand串206分组为存储器单元块250，例如存储器单元块2500到250
l
。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208的分组，有时被称作擦除块。每一存储器单元块250可包含共同地与单个选择线215(例如选择线2150)相关联的那些nand串206。存储器单元块2500的源极216可为与存储器单元块250
l
的源极216相同的源极。举例来说，每一存储器单元块2500到250
l
可通常选择性地连接到源极216。一个存储器单元块250的存取线202和选择线214及215可分别与存储器单元块2500到250
l
中的任何其它存储器单元块的存取线202和选择线214及215没有直接连接。
[0046]
数据线2040到204m可连接(例如，选择性地连接)到缓冲器部分240，所述缓冲器部分可为存储器的数据缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，存储器单元块2500到250
l
的集合)。缓冲器部分240可包含用于感测相应数据线204上所指示的数据值的感测装置(图2c中未展示)。
[0047]
虽然图2c的存储器单元块250描绘每存储器单元块250仅一个选择线215，但存储
器单元块250可包含共同地与多于一个选择线215相关联的那些nand串206。举例来说，存储器单元块2500的选择线2150可对应于图2b的存储器阵列200b的选择线2150，且图2c的存储器阵列200c的存储器单元块可进一步包含与图2b的选择线2151到215k相关联的那些nand串206。在具有与多个选择线215相关联的nand串206的这类存储器单元块250中，通常与单个选择线215相关联的那些nand串206可称为存储器单元子块。每一这类存储器单元子块可响应于其相应选择线215选择性地连接到缓冲器部分240。
[0048]
图3是多个存储器单元的阈值电压范围的概念性描绘。图3说明用于常常称为qlc存储器单元的十六级存储器单元的群体的阈值电压范围和其分布的实例。举例来说，此类存储器单元可经编程到处于十六个不同阈值电压范围3300到330
15
中的一者内的阈值电压(vt)，每一阈值电压范围用于表示对应于四个位的位模式的数据状态。阈值电压范围3300的宽度通常大于其余阈值电压范围3301到330
15
，因为存储器单元通常全部处于对应于阈值电压范围3300的数据状态中，接着随后将那些存储器单元的子集编程为具有阈值电压范围3301到330
15
中的一者内的阈值电压。因为编程操作相比擦除操作一般是以更多增量方式控制，所以这些阈值电压范围3301到330
15
可能趋向于具有更紧密的分布。
[0049]
阈值电压范围3300、3301、3302、3303、3304、3305、3306、3307、3308、3309、330
10
、330
11
、330
12
、330
13
、330
14
及330
15
可能各自表示相应数据状态，例如分别为l0、l1、l2、l3、l4、l5、l6、l7、l8、l9、l10、l11、l12、l13、l14及l15。作为一实例，如果存储器单元的阈值电压在十六个阈值电压范围中的第一阈值电压范围3300内，那么存储器单元在此情况下可存储具有逻辑
‘
1111’的数据值的数据状态l0，且通常称为存储器单元的擦除状态。如果阈值电压在十六个阈值电压范围中的第二阈值电压范围3301内，那么存储器单元在此情况下可存储具有逻辑
‘
0111’的数据值的数据状态l1。如果阈值电压在十六个阈值电压范围中的第三阈值电压范围3302内，那么存储器单元在此情况下可存储具有逻辑
‘
0011’的数据值的数据状态l2，以此类推。表1提供数据状态与其对应的逻辑数据值之间的一种可能的对应关系。数据状态到逻辑数据值的其它分配是已知的。如本文所使用，保持在最低数据状态(例如，擦除状态或l0数据状态)中的存储器单元将被认为是编程到最低数据状态。举例来说，表1的信息可含于微调寄存器128内。
[0050]
表1
[0051]
数据状态逻辑数据值l01111l10111l20011l31011l41001l50001l60101l71101l81100l90100l100000
l111000l121010l130010l140110l151110
[0052]
随着存储器单元的大小减小，其相关联的数据存储结构总体上变得更小。另外，随着更多级的数据状态被存储到存储器单元，数据状态之间的区分可能变得更困难。缓解阈值电压分布的加宽因此可能变得更重要。
[0053]
为了改进编程速度，可针对多于一个数据状态同时执行编程脉冲之间的验证操作，而将单一电压电平施加到为感测操作(例如，在此情况下，验证操作)而选择的存储器单元的控制栅极。如本文中所使用，当第一动作与第二动作同步发生持续第二动作的持续时间的至少一部分时，所述第一动作与所述第二动作同时发生。感测装置通常响应于从数据线经由存储器单元到共同源极的电流流动而确定待启动或撤销启动的存储器单元。为了在每一存储器单元接收相同栅极电压时同时感测一个存储器单元中的一个数据状态与另一存储器单元中的不同数据状态，当使用具有类似配置的感测装置时，两个存储器单元的单元电流可能通常必须类似。
[0054]
单元电流通常取决于栅极-源极电压差值vgs和漏极-源极电压差值vds。在具有共享共同源极的存储器单元的nand阵列和将数据线放电到共同源极的感测方案的情况下，在更改vgs时不存在自由度。由此，产生类似的单元电流可能需要更改vds。举例来说，具有较低预期阈值电压的存储器单元可接收比具有较高预期阈值电压的存储器单元低的vds。这可通过在验证操作期间更改不同存储器单元的数据线的电压电平来实现。举例来说，用于感测存储器单元的l1数据状态的数据线可在0.4v下加偏压，而用于感测不同存储器单元的l2数据状态的数据线可在0.8v下加偏压。然而，在读取操作期间，数据线可能在0.6v下加偏压以区分l1与l2数据状态。这可能产生程序验证-读出失配，从而相对于个别地验证每一数据状态的技术导致阈值电压分布加宽。此加宽通常高度取决于数据线之间的vds差量，且通常为对数关系。
[0055]
各种实施例寻求减轻同时验证操作的阈值电压分布的加宽，同时促进编程时间的减少。与典型nand感测方案相比，各种实施例通过使用共同源极作为较高电压节点且使用感测装置作为较低电压节点而反转电流的流动。以此方式，可在相同栅极电压下提供vgs和vds两者的变化。因为数据线电压的变化影响vgs和vds两者的变化，因此较小电平的vds差量可用于产生类似的单元电流。以此方式可用的较小电平的vds差量可相对于单独依赖于vds改变的技术提供阈值电压分布加宽的指数减小。
[0056]
感测装置通常在存储器装置中用以促进对存储器装置中的一或多个所选(例如，目标)存储器单元中的每一者执行感测(例如，读取和/或验证)操作。感测操作可为读取操作，例如用于提供从存储器单元阵列输出的数据，或验证操作，例如用于验证编程脉冲是否成功地改变目标存储器单元的阈值电压以指示其所要数据状态。图4a说明可与各种实施例一起使用的类型的感测装置400。感测装置400展示为通过特定数据线204连接到特定nand串206，例如图2a中更详细地展示。应注意，图4a中未展示分别选择性地将nand串206连接到源极216与数据线204的选择晶体管210和212。虽然论述是针对配合nand串206使用感测装
置400，但其它存储器结构和架构适合于配合感测装置400使用，其中取决于经选择用于感测的存储器单元的数据状态，可在源极216与数据线204之间选择性地产生电流路径。
[0057]
作为感测操作的部分，例如感测操作的设置部分，感测装置400可通过以下操作来对数据线204预充电：通过将信号线442偏压到足以启动晶体管440的特定电压电平(例如，控制信号blclamp的电压电平)来启动第一箝位晶体管(例如，n型场效应晶体管，或nfet)440、通过将信号线446偏压到足以启动晶体管444的特定电压电平(例如，控制信号pblcy的电压电平)来启动包含晶体管(例如，p型场效应晶体管，或pfet)444的第一电流路径和/或通过将信号线450和454分别偏压到足以分别启动晶体管448和452的特定电压电平(例如，控制信号sel和pblcx的相应电压电平)来启动包含晶体管(pfet)448和452的第二电流路径、通过将信号线458偏压到足以启动晶体管456的特定电压电平(例如，控制信号dw的电压电平)来启动晶体管(例如，nfet)456、通过将信号线462偏压到足以启动晶体管460的特定电压电平(例如，控制信号blclamp2的电压电平)来启动第二箝位晶体管(例如，nfet)460，以及通过将信号线466偏压到足以撤销启动晶体管464的特定电压电平(例如，控制信号tc_iso的电压电平)来撤销启动隔离晶体管(例如，nfet)464。感测装置400的控制信号可由存储器装置100的内部控制器(例如，控制逻辑116)提供。
[0058]
此些控制信号(例如，电压电平和定时两者)可由感测操作界定，且有别于响应于执行感测操作而产生的信号(例如，在感测装置400的输出468处产生的电压电平(例如，输出信号sa_out)或在tc节点464上产生的电压电平)。输出468可具有初始逻辑高电平，且可连接到反相器470的输入，使得在通过将信号线476偏压到足以启动晶体管474的特定电压电平(例如，控制信号spb_bl_pre的电压电平)来启动晶体管474时，可启动控制栅极经由晶体管(例如，nfet)474选择性地连接到反相器470的输出的晶体管472(例如，pfet)。此可将数据线204连接到经配置以接收电压电平vreg2的电压节点478，所述电压电平可为供电电压vcc的经调节版本。
[0059]
tc节点480可连接到电容(例如，电容器)482的一个电极、晶体管(例如，nfet)484的控制栅极，以及控制栅极连接到经配置以接收控制信号blc1的信号线488的晶体管(例如，nfet)486的源极/漏极。晶体管486可在感测操作期间保持撤销启动。电容482可使其第二电极经连接以接收控制信号boost。尽管电容482在图4a中描绘为电容器，但应认识到，在其它实例中，电容482可指代具有电容(例如，预定义电容)且经配置以存储来自tc节点480的电荷的电路(例如，感测装置)的一部分(其可包含一或多个有源/无源元件)。
[0060]
感测启用晶体管(例如，nfet)490可连接于晶体管484的源极/漏极与感测装置400的输出468之间，且可使其控制栅极连接到经配置以接收控制信号senb的信号线492。晶体管484可使其其它源极/汲极连接到电压节点494。电压节点494可经配置以接收可变电压电平。
[0061]
在数据线204的预充电之后，可执行感测操作的额外部分以检测在感测操作期间是否启动nand串206的所选存储器单元，进而确定经选择用于感测的存储器单元的数据状态。一般来说，在数据线204的预充电之后，或与预充电同时，取决于经选择用于感测的存储器单元响应于施加到其控制栅极的感测电压而启动还是撤销启动，数据线204可选择性地连接到源极216。数据线204可进一步连接到电压节点421，同时与tc节点480保持隔离。数据线204到电压节点421的连接可包含启动晶体管456、444、440、423(例如，响应于信号线425
上的控制信号pblcz)、427(例如，响应于信号线429上的信号salb)和496(例如，响应于信号线498上的控制信号en_d)。控制信号pblcy可具有某一值，例如正、中性或负，以将数据线204经由晶体管444的放电限制到第一正电压电平，例如相对于源极216。数据线204到电压节点421的连接可进一步包含启动晶体管452和450。控制信号pblcx可具有某一值，例如正、中性或负，以将数据线204经由晶体管452的放电限制到低于第一正电压电平的第二正电压电平，例如相对于源极216。通过此配置，信号线450上的控制信号sel可选择数据线204在放电期间限于第一正电压电平还是第二正电压电平，但限制放电的其它方法是合适的。选择可基于待在同时感测期间感测的数据状态。举例来说，对于待同时感测的两个邻近数据状态，两个数据状态中的较低者可将其数据线的放电限制到第二正电压电平，且两个数据状态中的较高者可将其数据线的放电限制到第一正电压电平。对于一些实施例，晶体管(例如，nfet)431可具有连接到输出468的第一源极/漏极，以及响应于在信号线433上接收的控制信号blc_h而选择性地产生控制信号sel的第二源极/漏极。
[0062]
如果经选择用于感测的存储器单元被撤销启动，那么可允许数据线204放电到第一正电压电平或第二正电压电平，如上文所论述。如果存储器单元至少部分地启动，那么可在数据线上产生高于第一正电压电平的稳态电压电平。较高启动电平，且因此较高电流电平可导致较高稳态电压电平。
[0063]
数据线204可接着与电压节点421隔离且连接到tc节点480。数据线与电压节点421的隔离可包含撤销启动晶体管423、427和/或496中的一或多者。数据线到tc节点480的连接可包含启动晶体管464。此时，通过存储器单元的电流可开始对tc节点480和电容482进行充电。数据线204可保持连接到tc节点480达一定产生时间，使得产生指示低于存储器单元的所要阈值电压的阈值电压的电流的存储器单元将在tc节点480上产生足以启动晶体管484的电压电平。应注意，电压节点494可经配置以接收可变电压电平，从而允许控制晶体管484的启动电压电平。这可在称为选择性缓慢编程收敛(sspc)的编程方案中使用，其中在相应控制栅极处接收相同电压电平时，与距其相应预期数据状态较远(例如，针对编程完全启用)的存储器单元相比，较接近其相应预期数据状态的存储器单元更缓慢地编程(例如，针对编程部分启用)。晶体管484的启动电压电平的控制可在信号验证操作期间提供关于在下一后续编程脉冲期间应针对编程部分还是完全启用未通过验证操作的存储器单元的信息。
[0064]
在晶体管490启动且tc节点480的电压电平施加到晶体管484的控制栅极的情况下，取决于tc节点480的电压电平，电压节点494可选择性地连接到输出468。输出468可在感测之前具有特定逻辑电平(例如，逻辑高)。如果电压节点494的电压电平在启动晶体管490后施加到输出468，那么其逻辑电平可例如从逻辑高电平改变到逻辑低电平，且如果电压节点494在启动晶体管490后保持与输出468隔离，那么其逻辑电平可保持在特定逻辑电平。
[0065]
图4b说明感测装置400的简化版本。图4b中的相同编号的元件对应于如相对于图4a所提供的描述。图4b描绘参考图5所论述的感测操作的有源节点。
[0066]
图5描绘例如图4b的感测装置400的感测装置的控制信号和节点的电压电平的时序图。迹线541可表示信号线462上的控制信号blclamp2的电压电平，迹线543可表示信号线446上的控制信号pblcy的电压电平，迹线545可表示信号线454上的控制信号pblcx的电压电平。迹线547可表示用于具有高电流的存储器单元的数据线204的电压电平，迹线549可表示用于具有中等电流的存储器单元的数据线204的电压电平，且迹线551可表示用于具有低
电流的存储器单元的数据线204的电压电平。迹线553可表示信号线498上的控制信号en_d的电压电平，且迹线555可表示信号线466上的控制信号tc_iso的电压电平。迹线557可表示响应于高电流存储器单元的tc节点480的电压电平，迹线559可表示响应于中等电流存储器单元的tc节点480的电压电平，且迹线561可表示响应于低电流存储器单元的tc节点480的电压电平。迹线563可表示电压节点494的电压电平，且迹线565可表示控制信号boost的电压电平。迹线567可表示信号线492上的控制信号senb的电压电平。
[0067]
在时间t0，迹线中的每一者可处于参考电位，例如，vss、接地或0v。在时间t1，数据线可连接到电压节点478，例如，包含将迹线541的控制信号blclamp2增大到足以启动晶体管460的电压电平。迹线543的控制信号pblcy或迹线545的控制信号pblcx可分别增大到足以在数据线的电压电平分别放电到第一正电压电平或第二正电压电平的情况下将晶体管444或452置于截止状态的正电压电平。迹线547、549或551的数据线的电压电平可接近电压节点478的电压电平。迹线563的电压节点494的电压电平可增大到第一电压电平，例如0.75v。
[0068]
在时间t2，数据线可连接到电压节点421，例如，包含将迹线553的控制信号en_d增大到足以启动晶体管496的电压电平。结果，取决于数据线的所选存储器单元的启动电平，数据线的电压电平可开始朝向迹线547、549或551的稳态电压电平放电。
[0069]
在时间t3，数据线可与电压节点421隔离，例如，包含将迹线553的控制信号en_d减小到足以撤销启动晶体管496的电压电平，且可连接到tc节点480，例如，包含将迹线555的控制信号tc_iso增大到足以启动晶体管464的电压电平。结果，tc节点480的电压电平可开始响应于流过其所选存储器单元的电流而增大。
[0070]
在时间t4，数据线可再次与tc节点480隔离，例如，包含将迹线555的控制信号tc_iso减小到足以撤销启动晶体管464的电压电平。在时间t5，迹线567的控制信号senb可被选通，而电压节点494具有其第一电压电平。晶体管484在这些条件下的启动可指示存储器单元远低于其预期阈值电压。在时间t6，迹线563的电压节点494的电压电平可能减小到第二电压电平，例如0.25v。在时间t7，迹线567的控制信号senb可被选通，而电压节点494具有其第二电压电平。晶体管484在这些条件下的启动可指示存储器单元低于但较接近于其预期阈值电压。晶体管484在这些条件下的撤销启动可指示存储器单元已达到其预期阈值电压。
[0071]
除了缓解阈值电压分布对仅依赖于vds电压差的变化用于同时感测的验证操作的加宽之外，各种实施例进一步促进改进的编程时间。图6a在概念上描绘不同时感测数据状态的编程操作，而图6b在概念上描绘根据一实施例的同时感测数据状态的编程操作。图6a和6b大体上描绘施加到编程操作的所选存取线的电压电平。
[0072]
在图6a中，在时间t0，编程脉冲可施加到所选存取线。在时间t1，可施加第一验证电压电平，且可针对数据状态l1感测tc节点的状态，例如，可针对每一感测装置选通控制信号senb。在时间t2，可施加第二验证电压电平，且可针对数据状态l2感测tc节点的状态。可能不评估其余数据状态，因为先前编程脉冲的电压电平可能被认为不足以对较高数据状态的存储器单元进行编程。
[0073]
在时间t4，可将后续编程脉冲施加到所选存取线。应注意，后续编程脉冲不需要为紧接随后的编程脉冲，且额外编程脉冲和额外验证电压电平可在时间t3与时间t4之间施加。在时间t5，可施加第一验证电压电平，且可针对数据状态l1感测tc节点的状态。在时间
t6，可施加第二验证电压电平，且可针对数据状态l2感测tc节点的状态。在时间t7，可施加第三验证电压电平，且可针对数据状态l3感测tc节点的状态。可能不评估其余数据状态，因为先前编程脉冲的电压电平可能被认为不足以对较高数据状态的存储器单元进行编程。
[0074]
在时间t9，可将后续编程脉冲施加到所选存取线。应注意，后续编程脉冲不需要为紧接随后的编程脉冲，且额外编程脉冲和额外验证电压电平可在时间t8与时间t9之间施加。在时间t10，可施加第二验证电压电平，且可针对数据状态l2感测tc节点的状态。可不施加第一验证电压，因为可能已确定既定用于数据状态l1的所有存储器单元已达到其预期阈值电压。在时间t11，可施加第三验证电压电平，且可针对数据状态l3感测tc节点的状态。在时间t12，可施加第四验证电压电平，且可针对数据状态l4感测tc节点的状态。在时间t14，可施加第五验证电压电平，且可针对数据状态l5感测tc节点的状态。可能不评估其余数据状态，因为先前编程脉冲的电压电平可能被认为不足以对较高数据状态的存储器单元进行编程。
[0075]
在时间t15，可将后续编程脉冲施加到所选存取线。应注意，后续编程脉冲不需要为紧接随后的编程脉冲，且额外编程脉冲和额外验证电压电平可在时间t14与时间t15之间施加。在时间t16，可施加第二验证电压电平，且可针对数据状态l2感测tc节点的状态。可不施加第一验证电压，因为可能已确定既定用于数据状态l1的所有存储器单元已达到其预期阈值电压。在时间t17，可施加第三验证电压电平，且可针对数据状态l3感测tc节点的状态。在时间t18，可施加第四验证电压电平，且可针对数据状态l4感测tc节点的状态。在时间t19，可施加第五验证电压电平，且可针对数据状态l5感测tc节点的状态。在时间t20，可施加第六验证电压电平，且可针对数据状态l6感测tc节点的状态。可能不评估其余数据状态，因为先前编程脉冲的电压电平可能被认为不足以对较高数据状态的存储器单元进行编程。在时间t22，可将后续编程脉冲施加到所选存取线，且编程操作可继续，直到完成。
[0076]
在图6b中，在时间t0，编程脉冲可施加到所选存取线。在时间t1，可施加第一验证电压电平，且可针对数据状态l1或数据状态l2感测(例如同时感测)tc节点的状态。可能不评估其余数据状态，因为先前编程脉冲的电压电平可能被认为不足以对较高数据状态的存储器单元进行编程。
[0077]
在时间t3，可将后续编程脉冲施加到所选存取线。应注意，后续编程脉冲不需要为紧接随后的编程脉冲，且额外编程脉冲和额外验证电压电平可在时间t2与时间t3之间施加。在时间t4，可施加第一验证电压电平，且可针对数据状态l1或数据状态l2感测(例如同时感测)tc节点的状态。在时间t5，可施加第三验证电压电平，且可针对数据状态l3感测tc节点的状态。可能不评估其余数据状态，因为先前编程脉冲的电压电平可能被认为不足以对较高数据状态的存储器单元进行编程。
[0078]
在时间t7，可将后续编程脉冲施加到所选存取线。应注意，后续编程脉冲不需要为紧接随后的编程脉冲，且额外编程脉冲和额外验证电压电平可在时间t6与时间t7之间施加。在时间t8，可施加第二验证电压电平，且可针对数据状态l2感测tc节点的状态。可不施加第一验证电压，因为可能已确定既定用于数据状态l1的所有存储器单元已达到其预期阈值电压。在时间t9，可施加第三验证电压电平，且可针对数据状态l3或数据状态l4感测(例如同时感测)tc节点的状态。在时间t10，可施加第五验证电压电平，且可针对数据状态l5感测tc节点的状态。可能不评估其余数据状态，因为先前编程脉冲的电压电平可能被认为不
足以对较高数据状态的存储器单元进行编程。
[0079]
在时间t12，可将后续编程脉冲施加到所选存取线。应注意，后续编程脉冲不需要为紧接随后的编程脉冲，且额外编程脉冲和额外验证电压电平可在时间t11与时间t12之间施加。在时间t13，可施加第二验证电压电平，且可针对数据状态l2感测tc节点的状态。可不施加第一验证电压，因为可能已确定既定用于数据状态l1的所有存储器单元已达到其预期阈值电压。在时间t14，可施加第三验证电压电平，且可针对数据状态l3感测tc节点的状态。在时间t15，可施加第四验证电压电平，且可针对数据状态l4感测tc节点的状态。在时间t16，可施加第五验证电压电平，且可针对数据状态l5感测tc节点的状态。在时间t17，可施加第六验证电压电平，且可针对数据状态l6感测tc节点的状态。可能不评估其余数据状态，因为先前编程脉冲的电压电平可能被认为不足以对较高数据状态的存储器单元进行编程。在时间t19，可将后续编程脉冲施加到所选存取线，且编程操作可继续，直到完成。如在图6a与6b的比较中可看出，同时感测的使用可通过减少各种数据状态的验证操作所需的时间来减少编程时间。
[0080]
图7描绘例如在根据一实施例的感测操作期间的根据一实施例的操作存储器的方法的流程图。所述方法可呈例如存储到指令寄存器128的计算机可读指令的形式。此类计算机可读指令可由例如控制逻辑116的控制器执行，以致使存储器(例如，存储器的相关组件)执行所述方法。
[0081]
在701处，可将第一电压电平施加到共同源极。举例来说，供电电压电平vcc、供电电压电平vcc的经调节版本或所产生的电压电平(例如，正电压电平)可施加到源极216。
[0082]
在703处，可在第一方向上经由p型场效应晶体管(pfet)将电荷转移到数据线，且可将数据线经由pfet的放电在第二方向上限于低于第一电压电平的第二电压电平。举例来说，电荷可经由pfet 444和/或pfet 452从电压节点478转移到数据线204。电压节点478可具有类似于第一电压电平且在一些情况下等于第一电压电平的电压电平。数据线204经由pfet 444和/或pfet 452的放电可通过将相应电压电平施加到其控制栅极而加以限制，所述控制栅极经配置以在充当pfet的源极的数据线204具有某一正电压电平时将pfet置于截止状态。连接到不同预期数据状态的存储器单元的数据线可对其放电具有不同限制。举例来说，对于具有一个数据状态的存储器单元，其数据线可经由pfet 444而非经由pfet 452的电流路径使其放电限于一个电压电平，而对于具有不同较低数据状态的存储器单元，其数据线可经由pfet 452使其放电限于较低电压，且可具有经由pfet 444的电流路径。
[0083]
在705处，可例如经由经选择用于感测的存储器单元将数据线选择性地连接到共同源极，且可进一步将其连接到经配置以接收低于第二电压电平的第三电压电平的电压节点。pfet可连接于数据线与电压节点之间。举例来说，数据线204可经由pfet 444和/或pfet 452连接到电压节点421。电压节点421可经配置以接收参考电位，例如供电电压vss、接地或0v。
[0084]
在707处，可将数据线连接到例如感测装置的感测节点，且使其与电压节点隔离。pfet可连接于数据线与感测节点之间。举例来说，数据线204可经由pfet 444和/或pfet 452连接到感测装置400的感测节点480。数据线204可进一步与电压节点421隔离。数据线可在将数据线与电压节点隔离的同时连接到感测节点。
[0085]
在709处，响应于在感测节点处产生的电压电平，可确定连接到数据线的存储器单
元是否具有预期阈值电压。举例来说，如果感测节点480的电压电平达到足以启动感测装置400的晶体管484的电平，那么经选择用于感测的存储器单元可被认为具有低于其预期阈值电压的阈值电压。如果感测节点480的电压电平未能达到足以启动感测装置400的晶体管484的电平，那么经选择用于感测的存储器单元可被认为具有大于或等于其预期阈值电压的阈值电压电平。
[0086]
结语
[0087]
尽管本文中已说明且描述特定实施例，但所属领域的一般技术人员将了解，预计实现相同目的的任何布置可取代所展示的特定实施例。所属领域的技术人员将清楚实施例的许多调适。因此，本技术意图涵盖实施例的任何调适或变型。