减小读出放大器面积的方法、电路及dram存储装置与流程

1.本发明涉及芯片存储阵列电路设计技术领域，具体地说，涉及dram存储结构的第二级读出放大器的面积减小方法，读出放大器电路，以及具有该读出放大器电路的dram存储装置。


背景技术：

2.动态随机存取存储器器（dram）读出电路的构成，可以大致分为存储阵列、第一级读出放大电路和第二级读出放大电路。
3.一个存储阵列的配置，是包括多条沿存储阵列的行列连接布置的字线和位线，以及，于字线和位线相交节点上逐个配置的存储电容在内的阵列结构。存储电容顾名思义是用于存储电荷，其具有满电状态和空置状态，通常，存储电容被充满电荷时的状态，代表二进制的一，存储电容的空置状态，也即未充电装备状态，被用来代表二进制的零。这样，通过存储阵列中的若干存储电容来存储二进制数据。
4.对于存储阵列中数据的读出过程，惯常的是采用差分数据信号与存储阵列相连，进行差分读取。读操作时，一对差分数据信号将存储阵列中的数据传输，后通过读出放大器感应差分数据信号之间的电压差，从而对数据进行放大。
5.对照上述过程中，前级读出放大器的作用是从存储阵列的存储电容中取出数据，其与act激活和precharge预充电操作有关，字线控制存储电容中的数据传输到位线上。而后级读出放大器的作用，是保证差分数据的正确传输。后级读出放大器与读操作有关，提供一个控制信号控制打开，而后将两条位线上的数据传输至该级读出放大电路中。
6.图1为示意图，示意性地示出了现有技术下的所述第二级读出放大电路的等效电路图。参看图1，在该电路结构中，包括数据传输控制电路100，数据感应放大电路200以及数据锁存电路300。数据传输控制电路100中，一对差分数据接口（miot、miob）与前置存储阵列相连，当时序逻辑电路（ys）打开时，差分数据接口接收前级读出放大器从存储阵列中读出的数据，并将差分数据传输至数据感应放大电路200相对应的差分数据节点（miott、miobb）处，数据感应放大电路200感应差分数据节点处的电压差，再对差分数据进行放大，最终，将数据通过数据锁存电路300进行锁存。
7.至此，不难看出，现有读出放大器每读出1bit数据，数据的传输和放大就需要配置一个如图1所示的第二级读出放大电路，据此推定，若需读出更多位数据则相应地需要更多的读出放大器电路。事实上，传统结构下，dram内往往需要配置上千个读出放大器，继而致使放大器电路面积非常庞大。
8.作为读出电路的重要衡量指标之一，读出放大器的面积显得尤为重要，放大器面积过大会对电路和芯片设计造成诸多约束。为实现缩小的读出放大器电路的面积这一技术目的，现有认识下容易想到的大多思路，都需要改变存储阵列和/或前级读出放大器中的时序关系。而本发明寻求的是，基于现有读出放大器结构，如何在不改变存储阵列中的时序关系的前提下，减小读出放大器电路的面积。


技术实现要素：

9.针对现有技术的不足，本发明提供了一种实现读取两位数据共用一路读出放大器，从而显著减小读出放大器面积的减小读出放大器面积的方法，以及基于该方法的电路和dram存储装置。
10.为解决以上技术问题，本发明的第一方面，是提供一种减小读出放大器面积的方法，包括：增加差分数据接口，并使得读出放大器电路的多个差分数据接口分别接至数据感应放大电路，再配置多对负载件以保持每一对所述差分数据接口的电压，以及，配置所述读出放大器电路按照预设顺次，从多对所述负载件中感应电压差，并放大后锁存数据。
11.作为本发明的一种优选的方案，其中，所述方法包括如下步骤：配置至少两对差分数据接口的步骤，每对差分数据接口经配置，以组合对应于传输经前级读出放大电路从存储阵列检索得到的数据；为每一对差分数据接口配置对应的数据传输控制电路的步骤，每对差分数据接口经配置，经过与之对应的所述数据传输控制电路并接至数据感应放大电路的差分数据节点位置；为每一对差分数据接口的两路分别配置负载对的步骤，所述负载对位于数据传输控制电路与数据感应放大电路之间，所述负载对被配置为，以组合保持其所在对的差分数据接口电压；为所述数据传输控制电路配置相应时序的步骤，以使得数据感应放大电路顺次地自每一数据传输控制电路对应的差分数据接口中获取差分数据，并对数据进行锁存。
12.作为本发明的进一步优选的方案，其中，为每一对差分数据接口配置对应的数据传输控制电路的步骤还包括：配置均压控制信号，所述均压控制信号被配置为，控制每一对差分数据接口悬空，以使得所述存储阵列向所述差分数据接口传输数据；配置第一节点开关，所述第一节点开关被配置为，响应于控制信号以控制每一对差分数据接口与所述差分数据节点位置的关断和导通。
13.作为本方案的又进一步优选地，其中，为每一对差分数据接口配置对应的数据传输控制电路的步骤为：配置一组第一p沟道mos晶体管的栅极对接，所述均压控制信号被配置为，为所述p沟道mos晶体管的栅极提供高电平使其关断；配置第一节点开关信号的步骤为：配置与差分数据接口对应的两个第二p沟道mos晶体管，所述第二p沟道mos晶体管被配置为，其源极和漏极用以连接相对应的所述差分数据接口和差分数据节点位置，以及，两个第二p沟道mos晶体管的栅极对接，并接至信号控制端；配置差分数据节点位置的步骤为：所述差分数据节点位置与每一对差分数据接口对应，并被配置为，与所述数据感应放大电路的差分数据输入端对应。
14.作为本方案再进一步优选地，其中，为每一对差分数据接口的两路分别配置负载的步骤为：于两所述第二p沟道mos晶体管与所述差分数据节点位置之间配置负载电容对，所述负载电容对分别接地，以及，又于每一所述负载电容对与所述差分数据节点位置之间配置多个第二节点开关，其中，每一所述第二节点开关被配置为，响应于控制信号以控制一组所述负载电容对与所述差分数据节点位置之间的关断和导通。
15.作为本方案又进一步优选地，其中，配置第二节点开关的步骤为：配置与差分信号接口对应的两个第三p沟道mos晶体管，所述第二p沟道mos晶体管被配置为，其源极和漏极被用以连接相对应的所述负载电容对和差分数据节点位置，以及，两个第三p沟道mos晶体管的栅极对接，并接至信号控制端。
16.作为本方案还进一步优选地，其中，为所述数据传输控制电路配置相对应时序的步骤包括：使均压控制信号置由低电平置为高电平，以使得每一所述差分数据接口自前级读出放大电路从存储阵列检索得到数据；使所述第一节点开关的信号由高电平置为低电平，直至数据自所述差分数据接口传输至所述负载电容对，随后所述第一节点开关的信号由低电平置为高电平；配置多个第二节点开关的信号先后由高电平置为低电平，以使多个所述负载电容对按照预设顺序顺次将数据传输至所述差分数据节点位置；配置所述数据感应放大电路的使能信号，所述使能信号被配置为：当数据由所述负载电容对传输至所述差分数据节点位置时，使能所述数据感应放大电路。
17.作为本方案又再进一步优选地，其中，配置所述数据感应放大电路的使能信号的步骤为：配置所述数据感应放大电路的使能信号的时序，以使所述数据感应放大电路按照预设顺序，随所述第二节点开关的信号由高置为低电平后使能所述数据感应放大电路，或，为所述数据感应放大电路配置与所述第二节点开关一一对应的使能信号，每一使能信号被配置为随与之对应的第二节点开关的信号由高置为低电平后使能所述数据感应放大电路。
18.本发明的第二方面，是基于前述的减小读出放大器面积的方法，提出一种电路，其中，该电路包括：用户定义电路，形成在半导体基板上；以及，嵌入式存储电路，形成在所述半导体基板上，所述嵌入式存储电路进一步包括：包含若干字线和位线以及存储电容的存储阵列；多个第一级存储放大电路和第二存储放大电路，所述第一级存储放大电路均连接至所述存储阵列的一列相对应，并且均连接至用于感应所述字线和/或位线对的一条，其中，所述第二存储放大电路包括：两组差分数据接口，两组差分数据接口分别自所述第一级存储放大电路获取从存储阵列检索得到的数据；数据传输控制电路，该数据传输控制电路对所述差分数据接口内的数据进行传输；数据感应放大电路，该数据感应放大电路与所述数据传输控制电路连接，并对所述差分数据接口内的数据进行感应放大；数据锁存电路，该数据锁存电路对所述数据感应放大电路感应放大后的数据进行锁存，其中，所述数据传输控制电路与所述数据感应放大电路之间配置有负载，所述负载对所述差分数据接口的电压进行保持。
19.一种优选的方案是，其中，还包括：第一节点开关，所述第一节点开关控制两组差分数据接口从所述存储阵列获取数据；多个第二节点开关，每一所述第二节点开关与一对所述负载对应，并控制每一对所述负载与所述数据感应放大电路的通断。
20.最后，本发明的第三方面，是根据前述的集成电路，提供一种dram存储装置，其中，其包括：存储阵列，包括配置在多行和多列中的多个存储电容；位线和字线，均连接至沿所述存储阵列的多行或多列中的所述存储电容；至少一个如前所述的电路。
21.由于以上技术方案的采用，本发明相较于现有技术具有如下的有益技术效果：本发明的较佳实施例，使得至少两对差分数据接口共用一个读出放大器电路，在读出放大器电路的数据传输控制电路部分与数据感应放大电路部分之间，配置负载对，负载对的两个负载分别接在成对的一组差分数据接口上，再配置两组开关信号，分别控制差分数据接口与负载对之间的通断，以及每一组负载对与数据感应放大电路之间的通断，这样，当差分数据接口获取数据时，差分数据接口与位线共享电荷后的电压会被负载对保持，换句话说，差分数据接口内传输的数据会被暂存在负载对中，随后，通过开关信号，使得数据感应放大电路逐个地从每一对负载对内感应和放大数据，并通过锁存电路锁存输出。如
此，对于现有结构下的的读出放大器电路，在不改变存储阵列结构，不改变存储阵列和前级读出放大器现有时序的前提下，实现了多组差分数据共用一个读出放大器电路的技术效果，从而显著地缩小了读出放大器的面积，并因此，进一步地是，对于读取同样容量（位数）的数据，相较于现有结构，减少所需要的读出放大器的个数。
附图说明
22.图1为示意图，示意性地示出了现有技术下的所述第二级读出放大电路的等效电路图；图2为示意图，示出了图1所示的读出放大器电路的时序；图3为示意图，示出了本发明的实施例一中基于减小读出放大器面积的方法的一种电路结构；图4为示意图，示出了图3所示的电路结构的时序；图5为示意图，示出了本发明的实施例二中基于减小读出放大器面积的方法的一种电路结构；图6为示意图，示出了图5所示的电路结构的时序。
具体实施方式
23.下面将参考附图来描述本发明所述的一种减小读出放大器面积的方法、电路及dram存储装置的实施例。本领域的普通技术人员可以认识到，在不偏离本发明的精神和范围的情况下，可以用各种不同的方式对所描述的实施例进行修正。因此，附图和描述在本质上是说明性的，而不是用于限制权利要求的保护范围。此外，在本说明书中，附图未按比例画出，并且相同的附图标记表示相同的部分。
24.需要说明的是，本发明实施例中所使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”、“第二”仅为了表述的方便，不应理解为对发明实施例的限定，后续实施例对此不再一一说明。
25.传统认识下的一种现有读出放大器结构，是如图1所示的包含数据传输控制、数据感应放大以及数据锁存三个部分在内的电路。一次读操作的过程，是成对的差分数据接口获取从存储阵列中检索得到的数据，再将数据传输至数据感应放大电路中进行感应放大后输出并锁存在后一级锁存单元中。
26.而数据的实质，是指存储阵列存储电容中的电荷，成对的差分数据接口分别与两条位线完成电荷共享，以使成对的差分数据接口能够保持一电压差，随后差分数据接口将数据传输至数据感应放大电路，为了方便说明，将数据传输控制电路与数据感应放大电路连接的位置定义为差分数据节点位置。差分数据节点位置，换句话说，也可以视为是数据感应放大电路的差分输入，数据感应放大电路对差分数据节点位置的电压变化进行感应，并将电压较高的放大至高电平，将电压较低的放大至低电平，最后完成对数据进行锁存。
27.以从存储阵列中读取1bit容量的数据为例，1bit容量数据的传输，需要一对差分数据接口来实现。结合图1说明一次读操作下读出放大器的工作过程。回看图1，图中的框线将读出放大器电路划分为三个部分，分别为数据传输控制电路100，数据感应放大电路200以及数据锁存电路300。
28.一对差分数据接口（miot和miob）从前级读出放大器中获取从存储阵列检索得到的数据。数据传输控制电路100与数据感应放大电路200连接位置处，也即前述的作为感应放大电路差分输入的差分数据节点位置，如图，差分数据节点位置处配置两条差分输入，与差分数据接口对应地，分别定义为miott和miobb，这样，也即差分数据接口（miot和miob）的数据分别传输至miott和miobb处。
29.再说两差分数据接口之间的布置。数据传输控制电路中，包括三个p沟道mos晶体管，为与后文的晶体管区别，将此处的pmos晶体管定义为第一p沟道mos晶体管。如图所示，三个第一p沟道mos晶体管的栅极对接，并接至均压控制信号电路。均压控制信号电路给出信号，控制此处的三个第一p沟道mos晶体管的关断和导通。具体为，均压控制信号（eqb）置低电平时，三个p沟道mos晶体管导通，差分数据接口（miot和miob）连接至工作电压（vdd）；而进行读操作时，再将均压控制信号（eqb）置为高电平，使得差分数据接口（miot和miob）处于悬空状态，这样，阵列上的数据就通过数据传输控制电路100传输过来。
30.第一p沟道mos晶体管与差分数据节点位置（miott和miobb）之间，还配置第一节点开关，用以控制此处的通断。第一节点开关是一个开关机制，在本发明的不同较佳实施例中，第一节点开关的实现方式可以不同，图1中示意性地给出了第一节点开关的其中一种实现方式。如图，第一节点开关被配置为响应开关信号的一对p沟道mos晶体管，定义为第二p沟道mos晶体管。两第二p沟道mos晶体管的栅极对接，并接至开关信号（tgb）处。如此，第一节点开关信号（tgb）置为低电平时，则两第二p沟道mos晶体管分别导通，差分数据接口（miot和miob）上的数据随之传输到前述的差分数据节点位置（miott和miobb）；而第一节点开关信号（tgb）置为高电平时，则两第二p沟道mos晶体管关断，也即关闭了差分数据接口向差分数据节点位置传输数据的通道，也即实现了第一节点开关的控制功能。
31.数据感应放大电路200的两路差分输入（也即miott和miobb）分别保持差分数据接口的电压，数据感应放大电路对一对差分输入的电压差进行感应放大，并经下一级锁存结构进行锁存。
32.图2为示意图，示出了图1所示的读出放大器电路的时序。均压控制信号（eqb）由低置为高电平，以使得第一p沟道mos晶体管关断，随后第一节点开关信号（tgb）由高置为低电平，使得差分数据接口与差分数据节点位置导通，从而差分数据被传输至miott和miobb。数据感应放大电路200的使能信号（draeb）与第一节点开关信号（tgb）通过与非门接至感应放大电路，则下一时刻，数据感应放大电路200的使能信号（draeb）由高置低电平，第一开关信号（tgb）由低电平置高，则数据感应放大电路200开始工作，感应miott和miobb的电压差。
33.结合图1和图2可以看出，现有的读出放大器，以读出1bit数据为例，一对差分数据接口获取的数据，需要一个完整的读出放大器电路进行感应和放大。而当需要读取更多容量数据时，依赖现有结构则只能配置更多的读出放大器电路，例如当需要读出2bit容量的数据时，则需要两组如图1所示的读出放大器电路。这才造成了读出放大器电路面积难以缩小。而本发明的较佳实施例解决该技术问题的思路如下：1）多对差分数据接口共用一个读出放大器电路，大容量数据传输时，配置不同的开关时序，控制感应放大电路先后从多对差分数据接口内感应数据；2）获取数据的实质，是感应并放大差分数据的电压差。而由于是从存储阵列中一次性获取数据，则需要引入一种电压保持机制，可以在感应放大电路从多对差分数据接口
内依次获取感应数据的整个过程中保持各自差分数据接口内的电压。
34.实施例一基于上述改进思路，本发明的较佳实施例，在不对现有存储阵列结构、以及存储阵列和前级放大器的时序进行改变的前提下，提出了如图3所示的电路。图3为示意图，示出了本发明的实施例一中基于减小读出放大器面积的方法的一种电路结构，下面结合图3说明本发明的较佳实施例提出的一种减小读出放大器面积的方法和基于该方法配置的电路。
35.比对图1和图3,本发明所述的减小读出放大器面积的方法，为应对更多容量数据的传输需要，则首先是增加差分数据接口的数量。在实施例一中，以传输2bit容量的数据为例，则配置两对差分数据接口，其中一对定义为mio0t和mio0b，另一对定义为mio4t和mio4b。两对差分数据接口都接至数据感应放大电路的差分输入位置，也即前述的差分数据节点位置（miott和miobb）。每对差分数据接口被配置为，以组合对应于传输经前级读出放大电路从存储阵列检索得到的数据。
36.接着，需要为每一对差分数据接口配置对应的数据传输控制电路。参看图3，差分数据（mio0t和mio0b）与差分数据（mio4t和mio4b）的数据传输控制电路呈镜像对称布置。与前述现有结构一致地，两数据传输控制电路都分别包括了：1）三个第一p沟道mos晶体管栅极相接后通过均压控制信号（eqb）控制，形成控制差分数据接口传输数据的通道；2）两个第二p沟道mos晶体管栅极相接后通过第一开关信号（tgb）控制，形成控制差分数据接口向差分数据节点位置传输数据的开关。
37.继续参看图3，与现有结构不同的是，在本发明的较佳实施例中，两对差分数据接口对应的数据传输电路都于第二p沟道mos晶体管与差分数据节点位置（miott和miobb）之间，设置了能够保持差分数据接口电压的负载对。负载对是用于保持电压的元器件，在该较佳实施例中，负载对是设置与各对差分数据接口上的负载电容，其中包括与mio0t/mio0b分别对应的负载电容dmi0t/dmi0b，与mio4t/mio4b分别对应的负载电容dmi4t/dmi4b。这样，当均压控制信号（eqb）置为低电平时，两侧数据传输控制电路中的第一p沟道mos晶体管断开，则两对差分数据接口处于悬空状态。接着时序逻辑电路（ys）打开，两对差分数据接口与存储阵列中的位线完成电荷共享，随后mio0b和mio4b的电压下降，并与mio0t和mio4t的电压形成电压差
△
v。接着第一节点开关信号（tgb）置为低电平，则两组差分数据接口上的数据被分别传输至各自对应的负载电容上。也即，此时，负载电容dmi0t与 dmi0b之间保持mio0t与mio0b之间的电压差，载电容dmi4t与 dmi4b之间保持mio4t与mio4b之间的电压差。
38.回看图1和图2，按照前述的现有结构和其相应时序部分说明，随后，第一开关节点信号（tgb）会置为高电平，从而断开差分数据接口与差分数据节点位置的导通，在此处，也即会断开差分数据接口与负载电容之间的通断。
39.那么至此，本发明的较佳实施例需要解决的进一步问题，是如何实现数据感应放大电路顺次地从各个负载电容内感应电压差，继而获取数据。为了实现该技术目的，本发明的思路是：1）配置第二节点开关，控制每一对负载电容至差分数据节点位置处的关断和导通，也即，引入开关机制，控制负载电容与感应放大电路之间的通断；2）为每一第二节点开关配置时序，进而控制时序，按照预设顺序控制各对第二节
点开关依次打开，以使得数据感应放大电路可按照相应得顺次从各个负载对中感应数据。
40.先说第二节点开关。第二节点开关是类似第一节点开关的开关机制，于每一负载对与差分数据节点位置配置对应的开关机制，以控制负载对与差分数据节点位置的通断。为了方便说明，在本发明的该较佳实施例中，采用与第一节点开关相同的配置，也即采用响应开关信号的一对p沟道mos晶体管来实现，定义为第三p沟道mos晶体管，两第三p沟道mos晶体管的栅极对接，并接至开关信号。具体参看图3，负载对（dmi0t与dmi0b）处两个第三p沟道mos晶体管的栅极对接后，通过开关信号swt0b控制，负载对（dmi4t与dmi4b）处两个第三p沟道mos晶体管的栅极对接后，通过开关信号swt4b控制。如此，当开关信号swt0b或者swt4b择一置低电平时，两组负载对中的数据也相应地被择一传输至差分数据节点位置。
41.进一步，是对感应放大器的使能信号进行配置，使其能够与开关信号swt0b或者swt4b的导通匹配。参看图4，图4为示意图，示出了图3所示的电路结构的时序。使能信号（draeb）被配置为，当swt0b由低电平置高时使能所述数据感应放大电路，以及当swt4b由低电平置高时使能所述数据感应放大电路。
42.这样，参看图3和图4，以读取2bit数据为例，分别定义为bit0和bit4。当进行读操作时，首先将均压控制信号（eqb）置为高电平，三个第一p沟道mos晶体管断开，使两对差分数据接口（mio0t/mio0b，mio4t/mio4b）处于悬空状态（其电压为vdd），然后时序逻辑电路（ys）打开，mio0t/mio0b和mio4t/mio4b与存储阵列中的位线发生电荷共享，使得mio0b/mio4b电压下降，然后第一节点开关（tgb）信号将变低，将mio0t/mio0b数据传输到负载对dmi0t/dmi0b，同时，mio4t//mio4b数据传输到负载对dmi4t/dmi4b上，之后第一节点开关（tgb）信号变高，关断差分数据接口mio0t/mio0b与负载对dmi0t/dmi0b之间，以及差分数据接口mio4t/mio4b与负载对dmi4t/dmi4b之间的连接，这样均压控制信号（eqb）的变化将不会影响到负载对dmi0t/dmi0b以及dmi4t/dmi4b上的数据。由于负载对的数据线上有较大的负载电容，使得负载对之间的电压差持续保持，这样，2bit容量的数据被分别存储在负载对dmi0t/dmi0b和dmi4t/dmi4b上。
43.接着，是分两个不同还时间段对负载对内的数据进行采样和放大。继续参看图3和图4，设定先读取数据bit0，后读取数据bit4，则首先开关信号swt0b将变低，将负载对dmi0t/dmi0b的数据传输到差分数据节点位置miott/miobb。使能信号draeb变为低电平，感应放大器开始工作，感应miott/miobb之间的电压变化
∆
v，感应放大器将较高的放大至高电平，将较低的放大至低电平，并对数据进行锁存，由drdab传至下一级，随后使能信号draeb置高。
44.而后，在bit0读取并锁存之后，开关信号swt4b变低，将负载对dmi4t/dmi4b的数据传输到差分数据节点位置miott/miobb，然后使能信号draeb再次变为低电平，感应放大器开始工作，感应miott/miobb之间的电压变化
∆
v，感应放大器将较高的一端放大至高电平，将较低的一端放大至低电平，并对数据进行锁存，由drdab传至下一级。
45.如此，实现了两对差分数据接口共用一个读出放大器电路，读出相同容量的数据时，与现有技术相比，读出放大器的面积被缩小了一半。
46.实施例二本发明的较佳实施例的期望中，是期望不改变现有存储阵列结构，不改变存储阵列和前级读出放大器时序，从而为实现该目的，实施例一中对数据感应放大电路的使能信
号时序的配置，以使数据感应放大电路按照预设顺序，随第二节点开关的信号由高置为低电平后使能数据感应放大电路。而在本发明的其他较佳实施例中，对于数据感应放大电路的使能信号的配置，也可以是根据每一第二节点开关及其时序顺序，为数据感应放大电路配置对应的使能信号。因此，本发明又提供了实施例二。
47.与实施例一的区别在于，实施例二对数据感应放大电路的使能信号时序的配置，是为数据感应放大电路配置与第二节点开关一一对应的使能信号，每一使能信号被配置为随与之对应的第二节点开关的信号由高置为低电平后使能数据感应放大电路。
48.参看图5和图6，图5为为示意图，示出了本发明的实施例二中基于减小读出放大器面积的方法的一种电路结构，图6为示意图，示出了图5所示的电路结构的时序。如图5所示，与实施例一中一致的，为负载对dmi0t/dmi0b配置第二节点开关信号（swt0b），为负载对dmi4t/dmi4b配置第二节点开关信号（swt4b）。而在实施例二中，数据感应放大电路中配置了与两节点开关信号相匹配的使能信号drae0b和drae4b，以及相应的经锁存结构锁存后的输出drda0b和drda4b。这样，在实施例二中，使能信号与第二节点开关信号对应。
49.再参看图6，在不改变现有读出放大器时序的前提下，首先开关信号swt0b将变低，将负载对dmi0t/dmi0b的数据传输到差分数据节点位置miott/miobb。接着，使能信号drae0b变为低电平，感应放大器开始工作，感应miott/miobb之间的电压变化
∆
v，感应放大器将较高的放大至高电平，将较低的放大至低电平，并对数据进行锁存，由drda0b传至下一级。
50.而后，在bit0读取并锁存之后，开关信号swt4b变低，将负载对dmi4t/dmi4b的数据传输到差分数据节点位置miott/miobb，然后使能信号drae4b变为低电平，感应放大器开始工作，感应miott/miobb之间的电压变化
∆
v，感应放大器将较高的一端放大至高电平，将较低的一端放大至低电平，并对数据进行锁存，由drda4b传至下一级。
51.实施例三对比文件1和对比文件2示出了当传输2bit容量数据时，读出放大器电路的配置。事实上，基于本发明较佳实施例的改进思路，对于更多容量数据的传输，也可以遵循相同的思路。
52.以传输3bit容量数据为例，则需要配置三对差分数据接口，三对差分数据接口实现共用一个读出放大器电路，并配置对应的数据传输控制电路、对应的负载对，以及控制负载对与差分数据节点位置通断的多个第二节点开关。而在实施例三中，数据感应放大电路的使能信号的配置，可以采用实施例一或实施例二中任一种的方式进行配置。
53.而在本发明的其他较佳实施例中，为减小读出放大器电路的面积，对于读出放大器电路的设计，并不能一味地通过增加差分数据来实现。这是因为：1）更多差分数据读操作，需配置相适宜的数据锁存电路；2）一味增加差分数据的对数，会使得时序配置和使能配置的复杂度也随之提升。
54.因而，实际设计中，在基于本发明所述减小读出放大器面积方法的同时，仍需要兼顾上述方面对电路进行设计和配置。
55.实施例四本发明的另一方面，是基于实施例一至三所述的，基于减小读出放大器面积方法的电路，提出的一种存储阵列，包括配置在多行和多列中的多个存储电容；位线和字线，均
连接至沿所述存储阵列的多行或多列中的所述存储电容；以及若干个实施例一至实施例三所述的电路。
56.形成在半导体基板上的嵌入式电路，包括了若干字线和位线以及存储电容的存储阵列；多个第一级存储放大电路和第二存储放大电路，第一级存储放大电路均连接至存储阵列的一列相对应，并且均连接至用于感应字线和/或位线对的一条，其中，第二存储放大电路包括：两组差分数据接口，两组差分数据接口分别自第一级存储放大电路获取从存储阵列检索得到的数据；数据传输控制电路，该数据传输控制电路对差分数据接口内的数据进行传输；数据感应放大电路，该数据感应放大电路与数据传输控制电路连接，并对差分数据接口内的数据进行感应放大；数据锁存电路，该数据锁存电路对数据感应放大电路感应放大后的数据进行锁存，其中，数据传输控制电路与所述数据感应放大电路之间配置有负载，负载对所述差分数据接口的电压进行保持。
57.以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。