进一步提高源极放电晶体管Ml的开启程度，进而提高源极放电晶体管Ml的放电能力。如此便可避免页群组中的记忆胞所流出的电流大小受到限制而影响读取快闪存储器装置所储存的数据内容的正确性以及解读记忆胞的数据读取速度。
[0041]图2绘示为本发明另一实施例的快闪存储器装置的示意图，请参照图2。在本实施例中，快闪存储器装置的升压单元106可包括电容单元Cl与切换单元202，其中电容单元Cl耦接于切换单元202的输出端与源极放电晶体管Ml的栅极的间，切换单元202则更耦接控制单元108、操作电压Vdd与接地。
[0042]图3绘示为图2实施例的源极放电晶体管Ml的栅极电压VG、预充电控制信号SPl以及升压控制信号SBl的波形示意图，请同时参照图2与图3。在控制单元108接收到读取指令前，预充电控制信号SPl以及升压控制信号SBl皆为低电压逻辑准位，而使预充电单元104提供预充电电压VPP至源极放电晶体管Ml的栅极，亦同时对电容单元Cl充电，并使切换单元202将电容单元Cl耦接至接地。而由于此时切换单元202将电容单元Cl耦接至接地，因此电容单元Cl上的跨压将等于预充电电压VPP。
[0043]当控制单元108接收到读取指令时，控制单元108将预充电控制信号SPl转为高电压逻辑准位，以使预充电单元104停止提供预充电电压VPP至源极放电晶体管Ml的栅极。控制单元108并接着将升压控制信号SBl转为高电压逻辑准位，以控制切换单元202将电容单元Cl耦接至操作电压Vdd，如此将使得电容单元Cl上的跨压在短时间内上升到预充电电压VPP加上操作电压Vdd的电压值，亦即源极放电晶体管Ml的栅极电压VG将变为VPP+Vdd,进而瞬间提高源极放电晶体管Ml的放电能力。
[0044]而在存储器单元102的读取动作结束后，控制单元108将升压控制信号SBl转回低电压逻辑准位，亦即控制切换单元202将电容单元Cl耦接回接地，并接着将预充电控制信号SPl转回低电压逻辑准位，使预充电单元104继续提供预充电电压VPP对电容单元Cl进行充电，如此将使电容单元Cl上的跨压(亦即源极放电晶体管Ml的栅极电压VG)在短时间内回复为预充电电压VPP的电压值。
[0045]详细来说，上述的切换单元202可例如以图4或图5实施例的方式来实施。在图4中，切换单元202为一开关元件SW，其受控于升压控制信号SBl而将电容单元Cl切换连接至操作电压Vdd或接地。而在图5中，切换单元202可包括反向器Al、P型晶体管Ql以及N型晶体管Q2，其中P型晶体管Ql以及N型晶体管Q2串接于操作电压Vdd与接地之间，P型晶体管Ql以及N型晶体管Q2的栅极耦接至反向器Al的输出端，而反向器Al的输入端则耦接控制单元108。当控制单元108所输出的升压控制信号SBl为低电压逻辑准位时，反向器Al所输出的电压为高电压逻辑准位进而使P型晶体管Ql关闭而N型晶体管Q2导通，因此电容单元Cl透过N型晶体管Q2耦接至接地。而当控制单元108所输出的升压控制信号SBl为高电压逻辑准位时，反向器Al所输出的电压为低电压逻辑准位进而使P型晶体管Ql导通而N型晶体管Q2关闭，因此电容单元Cl透过P型晶体管Ql耦接至操作电压Vdd。
[0046]图6绘示为本发明一实施例的快闪存储器装置的数据读取方法的流程示意图，请参照图6。归纳上述快闪存储器装置的数据读取方法可包括下列步骤，首先，检测是否接收到读取指令(步骤S602)。若未接收到读取指令，则提供预充电电压至源极放电晶体管的栅极(步骤S604)，并回到步骤S602继续检测是否接收到读取指令。相反地，若接收到读取指令，则停止提供预充电电压至源极放电晶体管的栅极(步骤S606)，并接着提供升压电压至源极放电晶体管的栅极(步骤S608)，其中升压电压的电压值大于预充电电压的电压值。此外，当读取指令执行完毕后，回到步骤S604，将提供至源极放电晶体管的栅极的电压由升压电压切换回预充电电压。
[0047]综上所述，本发明通过在存储器单元进行数据读取时提供升压电压的电压值高于预充电电压的电压值，以提高源极放电晶体管的放电能力，进而避免页群组中的记忆胞所流出的电流大小受到限制，而影响读取快闪存储器装置所储存的数据内容的正确性以及解读记忆胞的数据读取速度。
[0048]惟上述所揭露的附图及说明，仅为本发明的实施例而已，然其并非用以限定本发明，任何本领域的技术人员，当可依据上述的说明做各种的更动与润饰，即大凡依本发明权利要求及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明涵盖的范围内。
【主权项】
1.一种快闪存储器装置，包括: 一存储器单元，包括多个记忆胞； 一源极放电晶体管，其漏极耦接该些记忆胞的源极，该源极放电晶体管的源极耦接至一接地； 一预充电单元，耦接该源极放电晶体管的栅极，受控于一预充电控制信号而于该存储器单元进行数据读取时停止提供一预充电电压至该源极放电晶体管的栅极； 一升压单元，耦接该源极放电晶体管的栅极，于该预充电单元停止提供该预充电压后，依据一升压控制信号提供一升压电压至该源极放电晶体管的栅极，其中该升压电压的电压值大于该预充电电压的电压值；以及 一控制单元，耦接该预充电单元与该升压单元，依据一读取指令发出该预充电控制信号与该升压控制信号。
2.如权利要求1所述的快闪存储器装置，其中该升压单元包括: 一电容单元，其一端耦接该源极放电晶体管的栅极；以及 一切换单元，耦接一操作电压、该控制单元、该接地与该电容单元的另一端，依据该升压控制信号而于该存储器单元进行数据读取时将该操作电压连接至该电容单元的另一端，以使该电容单元提供该升压电压至该源极放电晶体管的栅极，并于该存储器单元完成数据读取后，将该接地连接至该电容单元的另一端。
3.如权利要求2所述的快闪存储器装置，其中该切换单元为一开关元件。
4.如权利要求2所述的快闪存储器装置，其中该切换单元包括: 一反向器，接收该升压控制信号； 一P型晶体管；以及 一 N型晶体管，与该P型晶体管串接于该操作电压与该接地之间，该N型晶体管以及该P型晶体管的栅极耦接该反向器的输出端。
5.如权利要求1所述的快闪存储器装置，其中该存储器单元为并列式快闪存储器。
6.一种快闪存储器装置的数据读取方法，其中该快闪存储器装置包括多个记忆胞以及一源极放电晶体管，该源极放电晶体管耦接于该些记忆胞的源极与一接地之间，该数据读取方法包括: 检测是否接收到一读取指令； 若接收到该读取指令，停止提供一预充电电压至该源极放电晶体管的栅极；以及提供一升压电压至该源极放电晶体管的栅极，其中该升压电压的电压值大于该预充电电压的电压值。
7.如权利要求6项所述的快闪存储器装置的数据读取方法，还包括: 于该读取指令执行完毕后，提供该预充电电压至该源极放电晶体管的栅极。
8.如权利要求6项所述的快闪存储器装置的数据读取方法，其中该存储器单元为并列式快闪存储器。
【专利摘要】本发明公开了一种快闪存储器装置及其数据读取方法。在存储器单元进行数据读取时提供电压值高于预充电电压的升压电压至源极放电晶体管，以提高源极放电晶体管的放电能力。
【IPC分类】G11C16-26
【公开号】CN104835528
【申请号】CN201410045061
【发明人】叶润林, 张尚文
【申请人】华邦电子股份有限公司
【公开日】2015年8月12日
【申请日】2014年2月7日