半导体存储器件、包括其的存储系统及其操作方法
【专利说明】半导体存储器件、包括其的存储系统及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年5月30日提交的申请号为10-2014-0066448的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本发明的各种示例性实施例总体而言涉及一种半导体存储器件、包括该半导体存储器件的存储系统及其操作方法。
【背景技术】
[0004]半导体存储器件通常分类为易失性存储器件或非易失性存储器件。
[0005]易失性存储器件被认为以高的写速度和读速度进行操作，但是它们在断电时不能保持储存的数据。非易失性存储器件以相对低的写速度和读速度进行操作，但是它们不管加电或断电条件都可以保持储存的数据。非易失性存储器件的示例包括:只读存储器(ROM)、掩模型ROM (MR0M)、可编程ROM (PROM)、可擦除可编程ROM (EPR0M)、电可擦除和可编程ROM(EEPR0M)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器分类为或非(N0R)或者与非(NAND)类型。
[0006]快闪存储器享有RAM和ROM这二者的优点。例如，快闪存储器可以与RAM类似自由地编程和擦除。与ROM类似，快闪存储器即使在它们未被供电时也能保持储存的数据。快闪存储器可以广泛地用作诸如移动电话、数码照相机、个人数字助理(PDA)和MP3播放器之类的便携式电子设备的储存媒介。
[0007]为了增加半导体存储器件的集成度，已经对具有三维阵列结构的半导体存储器件进行了研究。在具有三维阵列结构的半导体存储器件的擦除操作中，通过源极线施加具有高电压电平的擦除电压。高电压可以施加至耦接在存储单元阵列的位线与页缓冲器之间的位线选择晶体管的漏区，这促使位线选择晶体管故障。因此，考虑到这样的故障和隔离层的击穿现象，应当增加位线选择晶体管的尺寸。
【发明内容】
[0008]本发明的示例性实施例针对一种三维半导体存储器件，其能够通过在擦除操作期间改善其特性来减小位线选择晶体管的尺寸。
[0009]根据本发明一个实施例的一种半导体存储器件可以包括:多个存储单元，其耦接在源极线与位线之间；电压发生电路，其适于在擦除操作期间将擦除电压施加至源极线；以及读写电路，其通过选择晶体管耦接至位线，并且适于在擦除操作期间将操作电压施加至选择晶体管的第一节点。
[0010]根据本发明一个实施例的一种半导体存储器件可以包括:多个存储串，其耦接在相应的位线和公共源极线之间；电压发生电路，其适于在擦除操作期间将擦除电压施加至公共源极线；位线选择晶体管，其耦接至相应的位线；以及操作电压施加电路，其适于在擦除操作期间将操作电压施加至位线选择晶体管中的每个的源区。
[0011]根据本发明一个实施例的一种操作半导体存储器件的方法可以包括:在耦接在源极线和位线之间的多个存储单元的擦除操作期间，将擦除电压施加至源极线；以及在擦除操作期间，将操作电压施加至与位线的一个节点耦接而不与多个存储单元耦接的选择晶体管的源区。
[0012]根据本发明的一个实施例的一种存储系统可以包括半导体存储器件和控制器，所述半导体存储器件包括:多个存储单元，它们串联耦接在源极线与位线之间，并且通过位线耦接至选择晶体管的第一节点；所述控制器适于响应于擦除命令而通过将操作电压施加至选择晶体管的第二节点来控制半导体存储器件以执行擦除操作。
[0013]根据本发明一个实施例的一种半导体存储器件可以包括:多个存储单元，其耦接在源极线与位线之间；读写电路，其通过位线选择单元耦接至位线，并且适于从多个存储单元读取数据和将数据写入多个存储单元；电压发生电路，其适于在擦除操作期间将第一电压施加至源极线，其中，读写电路在擦除操作期间将与第一电压具有预定的电压差的第二电压施加至位线选择单元。
【附图说明】
[0014]图1是图示包括半导体存储器件的存储系统的框图；
[0015]图2是图示根据本发明一个实施例的半导体存储器件的框图；
[0016]图3是图示图2中所示的存储单元阵列的一个实施例的框图；
[0017]图4是图示根据本发明一个实施例的包括在存储块中的存储串的三维图；
[0018]图5是图图4中所的存储串的电路图；
[0019]图6是图示根据本发明一个实施例的读写电路的框图；
[0020]图7是图示包括图2中所示的半导体存储器件的存储系统的框图；
[0021]图8是图示图7中所示的存储系统的一个应用示例的框图；以及
[0022]图9是图示包括图8中所示的存储系统的计算系统的框图。
【具体实施方式】
[0023]在下文中，将参照附图详细描述各种实施例。提供了附图以允许本领域技术人员理解本公开的实施例的范围。然而，本发明可以用不同的方式体现，而不应当解释为限制于本文所阐述的实施例。确切地说，提供了这些实施例使得本公开透彻且完整，并向本领域技术人员充分传达本发明的范围。在本公开中，附图标记直接对应于本发明的各个附图和实施例中相似的部分。
[0024]在本说明书中，只要未在句中具体提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或多个部件、步骤、操作以及元件。
[0025]图1是图示包括半导体存储器件的存储系统的框图。
[0026]参见图1，存储系统10可以包括半导体存储器件100和控制器200。半导体存储器件100可以包括存储单元阵列110和耦接至存储单元阵列110的读写电路130。
[0027]存储单元阵列110可以包括多个存储单元。多个存储单元中的每个可以被限定为储存两个或更多个数据比特的多电平存储单元。
[0028]半导体存储器件100可以响应于控制器200的控制进行操作。当半导体存储器件100从控制器200接收擦除命令时，半导体存储器件100可以配置成响应于与擦除命令一起接收的地址而对存储单元(选中的存储单元)执行擦除操作。半导体存储器件100可以在擦除操作期间产生操作电压并且将操作电压施加至将存储单元阵列110与读写电路130耦接的选择晶体管的源区。
[0029]根据一个实施例，半导体存储器件100可以是快闪存储器件。然而，本发明不限制于快闪存储器件。
[0030]控制器200可以耦接在半导体存储器件100与主机之间。控制器200可以配置成使主机和半导体存储器件100相互配合工作。例如，在主机请求时，控制器200可以在擦除操作期间把从主机接收的逻辑块地址转换成物理块地址，并且把对应的命令和该物理块地址提供至半导体存储器件100。另外，当从主机输入擦除命令时，控制器200可以输出命令信号，使得半导体存储器件100可以产生擦除电压和操作电压以执行擦除操作。
[0031]图2是图示根据本发明一个实施例的半导体存储器件的框图。
[0032]参见图2，半导体存储器件100可以包括:存储单元阵列110、地址译码器120、读写电路130、控制逻辑140以及电压发生电路150。
[0033]存储单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过字线WL耦接至地址译码器120。多个存储块BLK1至BLKz可以通过位线BL1至BLm耦接至读写电路130。多个存储块BLK1至BLKz中的每个可以包括多个存储单元。根据一个实施例，多个存储单元可以是非易失性存储单元，并且更具体地，可以是基于电荷陷阱器件的非易失性存储单元。可以把耦接至相同字线的存储单元限定为单个页。换言之，存储单元阵列110可以包括多个页。另外，存储单元阵列110的多个存储块BLK1至BLKz中的每个可以包括多个存储串。多个存储串中的每个可以包括串联耦接在位线与源极线之间的漏极选择晶体管、多个漏极侧存储单元、管道晶体管、多个源极侧存储单元以及源极选择晶体管。