技术领域本发明涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法。
背景技术：
随着集成电路的发展及其集成度的提高，传统的基于单一晶体管的硅集成电路出现了很多问题，例如，晶体管数目和互连线的增多会产生信号延迟和串扰误差等诸多问题。神经元MOS晶体管(NeuronMOSFET，简写为neuMOS或vMOS)为解决集成电路中晶体管数目及互连线增多带来的问题提供了一种有效的途径。典型的vMOS中，多个输入信号由耦合电容耦合输入，通过导电将多个输入信号耦合，得到一个加权的电压值，当加权的电压值大于阈值电压时vMOS导通，否则vMOS不导通。
技术实现要素：
本公开的一个实施例的目的在于提供一种新的纳米线神经元器件及其制造工艺，以整体上提升器件性能。根据本公开的一个实施例，提供了一种半导体装置，包括：衬底和位于所述衬底上的绝缘层；第一纳米线和第二纳米线，位于所述绝缘层上方，所述第一纳米线和第二纳米线分别依次包括第一端部、沟道区和第二端部；其中，所述第一纳米线的第一端部和所述第二纳米线的第一端部相连，所述第一纳米线的第一端部和第二端部具有第一导电类型，所述第二纳米线的第一端部和第二端部具有第二导电类型；在所述第一纳米线的沟道区和第一端部以及所述第二纳米线的沟道区和第一端部的表面包围有叠层结构，所述叠层结构由内向外依次包括第一电介质层、导电材料层和第二电介质层；其中，所述第一纳米线和所述第二纳米线连接处的叠层结构被部分去除以暴露所述第一纳米线的第一端部和所述第二纳米线的第一端部；包围所述第一纳米线的沟道区的叠层结构的多个第一电极和包围所述第二纳米线的沟道区的叠层结构的多个第二电极，所述多个第一电极彼此间隔开，所述多个第二电极彼此间隔开；包围所述第一纳米线的第二端部的第三电极和包围所述第二纳米线的第二端部的第四电极；在所述第一纳米线的第一端部和第二纳米线的第一端部的连接处形成的第五电极，所述第五电极包围被部分去除的叠层结构以及暴露的所述第一纳米线的第一端部和所述第二纳米线的第一端部，且所述被部分去除的叠层结构的导电材料层与所述第五电极绝缘；其中，所述第一纳米线和所述第二纳米线由所述第一电极、所述第二电极、所述第三电极、所述第四电极、或所述第五电极支撑以位于所述绝缘层上方。在一个实施方式中，所述第一纳米线为Ge纳米线；所述第二纳米线为III-V族材料的纳米线。在一个实施方式中，所述III-V族材料包括下列之一：InGaAs、InAlAs、InAs、InSb。在一个实施方式中，所述装置还包括：位于所述第一电极、第二电极、第五电极与所述绝缘层之间且从下至上依次覆盖的第一电介质层、导电材料层以及第二电介质层。在一个实施方式中，所述导电材料层的材料包括多晶硅或金属；所述第一电介质层和/或第二电介质层的材料包括高K电介质。在一个实施方式中，所述导电材料层的厚度范围为2-10nm；或所述第一电介质层的厚度范围为1-3nm；或所述第二电介质层的厚度范围为1-3nm；或所述第一纳米线的长度范围为30-500nm；或所述第二纳米线的长度范围为30-500nm；或所述多个第一电极彼此间隔开的距离为10-50nm；或所述多个第二电极彼此间隔开的距离为10-50nm。在一个实施方式中，所述装置还包括：位于所述衬底上的浅沟槽隔离STI区。根据本公开的另一个实施例，提供一种半导体装置的制造方法，所述方法包括：提供衬底结构，所述衬底结构包括：衬底；位于衬底上的STI区；位于STI区之间的衬底上的绝缘层；以及悬置在所述STI区之间的凹槽中的第一纳米线和第二纳米线，所述第一纳米线和第二纳米线分别依次包括第一端部、中间部和第二端部；其中，所述第一纳米线的第一端部和所述第二纳米线的第一端部相连，所述第一纳米线具有第一导电类型，所述第二纳米线具有第二导电类型；包围所述第一纳米线和所述第二纳米线的表面形成叠层结构，所述叠层结构由内向外依次包括第一电介质层、导电材料层和第二电介质层；包围所述第一纳米线的中间部的叠层结构形成彼此间隔开的多个第一电极，并且包围所述第二纳米线的中间部的叠层结构形成彼此间隔开的多个第二电极；对所述第一纳米线的第一端部和第二端部进行第二导电类型的掺杂，并对所述第二纳米线的第一端部和第二端部进行第一导电类型的掺杂；包围所述第一纳米线的第二端部形成第三电极，并且包围所述第二纳米线的第二端部形成第四电极；在所述第一纳米线的第一端部和所述第二纳米线的第一端部的连接处形成第五电极，所述第五电极包围被部分去除的叠层结构以及暴露的所述第一纳米线的第一端部和所述第二纳米线的第一端部，且所述被部分去除的叠层结构的导电材料层与所述第五电极绝缘；其中，所述第一纳米线和所述第二纳米线由所述第一电极、所述第二电极、所述第三电极、所述第四电极、或所述第五电极支撑以位于所述绝缘层上方。在一个实施方式中，所述包围所述第一纳米线的第二端部形成第三电极，并且包围所述第二纳米线的第二端部形成第四电极包括：通过选择性刻蚀去除所述第一纳米线的第二端部的叠层结构和所述第二纳米线的第二端部的叠层结构；通过蒸发和剥离工艺包围所述第一纳米线的第二端部形成所述第三电极；通过蒸发和剥离工艺包围所述第二纳米线的第二端部形成所述第四电极。在一个实施方式中，所述在所述第一纳米线的第一端部和第二纳米线的第一端部的连接处形成第五电极包括：通过回刻工艺部分去除在所述第一纳米线的第一端部和所述第二纳米线的第一端部的连接处的叠层结构，以部分暴露所述第一纳米线的第一端部和所述第二纳米线的第一端部；对所述被部分去除的叠层结构的导电材料层的表面进行氧化，形成氧化层；通过蒸发和剥离工艺形成所述第五电极，所述第五电极通过所述氧化层与所述被部分去除的叠层结构绝缘。在一个实施方式中，所述包围所述第一纳米线和所述第二纳米线的表面形成叠层结构包括：在所述绝缘层和所述STI区的表面形成所述叠层结构。在一个实施方式中，所述对所述第一纳米线的第一端部和第二端部进行第二导电类型的掺杂，并对所述第二纳米线的第一端部和第二端部进行第一导电类型的掺杂包括：对所述第一纳米线的第一端部和第二端部、以及所述多个第一电极之间的中间部进行第二导电类型的掺杂，并对所述第二纳米线的第一端部和第二端部、以及所述多个第二电极之间的中间部进行第一导电类型的掺杂。在一个实施方式中，所述掺杂包括漏极轻掺杂LDD和/或重掺杂。在一个实施方式中，所述第一纳米线为Ge纳米线；所述第二纳米线为III-V族材料的纳米线。在一个实施方式中，所述III-V族材料包括下列之一：InGaAs、InAlAs、InAs、InSb。在一个实施方式中，所述提供衬底结构包括形成Ge纳米线的步骤，具体包括：提供形成有STI区的衬底；在STI区之间期望形成Ge纳米线的衬底中形成第一空腔；在所述第一空腔中外延生长SiGe纳米线；刻蚀去除SiGe纳米线周围的衬底，以基本暴露SiGe纳米线的表面；对SiGe纳米线的表面进行氧化，以在SiGe纳米线暴露的表面上形成氧化层；去除所述氧化层；重复所述对SiGe纳米线的表面进行氧化和所述去除所述氧化层的步骤，从而形成Ge纳米线；在一个实施方式中，提供衬底结构包括形成III-V族材料的纳米线的步骤，具体包括：提供形成有STI区的衬底；在STI区之间期望形成III-V族材料的纳米线的衬底中形成第二空腔；在所述第二空腔的表面外延生长SiGe缓冲层并在所述SiGe缓冲层的表面外延生长III-V族材料，以填充所述第二空腔；刻蚀去除III-V族材料周围的衬底，以基本暴露SiGe缓冲层的表面；选择性刻蚀去除III-V族材料表面的SiGe缓冲层，从而形成III-V族材料的纳米线。在一个实施方式中，所述方法还包括：在惰性气体或还原性气体的气氛中对所得到的Ge纳米线和III-V族材料的纳米线进行退火。在一个实施方式中，所述导电材料层的材料包括多晶硅或金属；所述第一电介质层和/或第二电介质层的材料包括高K电介质。在一个实施方式中，所述导电材料层的厚度范围为2-10nm；或所述第一电介质层的厚度范围为1-3nm；或所述第二电介质层的厚度范围为1-3nm；或所述第一纳米线的长度范围为30-500nm；或所述第二纳米线的长度范围为30-500nm；或所述多个第一电极彼此间隔开的距离为10-50nm；或所述多个第二电极彼此间隔开的距离为10-50nm。本公开实施例一方面增强了浮置栅极对沟道的控制能力，避免了短沟道效应；另一方面，提高了载流子的迁移率。根据本公开的不同实施方式，还可以实现至少下列效果中一项或多项：提高器件性能，提高器件可靠性，使得工艺流程相对简单，和/或降低了成本。通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。附图说明附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：图1是根据本公开一个实施例的半导体装置的制造方法的简化流程图；图2是根据本公开一个实施例的Ge纳米线的制造工艺的一个阶段的截面图；图3是根据本公开一个实施例的Ge纳米线的制造工艺的一个阶段的截面图；图4是根据本公开一个实施例的Ge纳米线的制造工艺的一个阶段的截面图；图5是根据本公开一个实施例的Ge纳米线的制造工艺的一个阶段的截面图；图6是根据本公开一个实施例的Ge纳米线的制造工艺的一个阶段的截面图；图7是根据本公开一个实施例的Ge纳米线的制造工艺的一个阶段的截面图；图8是根据本公开一个实施例的InGaAs纳米线的制造工艺的一个阶段的截面图；图9是根据本公开一个实施例的InGaAs纳米线的制造工艺的一个阶段的截面图；图10是根据本公开一个实施例的InGaAs纳米线的制造工艺的一个阶段的截面图；图11是根据本公开一个实施例的InGaAs纳米线的制造工艺的一个阶段的截面图；图12是根据本公开一个实施例的InGaAs纳米线的制造工艺的一个阶段的截面图；图13是根据本公开另一个实施例的Ge纳米线和InGaAs纳米线的制造工艺的一个阶段的截面图；图14是根据本公开另一个实施例的Ge纳米线和InGaAs纳米线的制造工艺的一个阶段的截面图；图15是根据本公开另一个实施例的Ge纳米线和InGaAs纳米线的制造工艺的一个阶段的截面图；图16是根据本公开另一个实施例的Ge纳米线和InGaAs纳米线的制造工艺的一个阶段的截面图；图17是根据本公开另一个实施例的Ge纳米线和InGaAs纳米线的制造工艺的一个阶段的截面图；图18是根据本公开另一个实施例的Ge纳米线和InGaAs纳米线的制造工艺的一个阶段的截面图；图19A是根据本公开一个实施例的半导体装置的制造方法的一个阶段的立体图；图19B是图19A沿着A-A'方向的截面图；图19C是图19A沿着B-B'方向的截面图；图20A是根据本公开一个实施例的半导体装置的制造方法的一个阶段的立体图；图20B是图20A沿着A-A'方向的截面图；图20C是图20A沿着B-B'方向的截面图；图21A是根据本公开一个实施例的半导体装置的制造方法的一个阶段的立体图；图21B是图21A沿着A-A'方向的截面图；图21C是图21A沿着B-B'方向的截面图；图22A是根据本公开一个实施例的半导体装置的制造方法的一个阶段的立体图；图22B是图22A沿着A-A'方向的截面图；图22C是图22A沿着B-B'方向的截面图；图23A是根据本公开一个实施例的半导体装置的制造方法的一个阶段的立体图；图23B是图23A沿着A-A'方向的截面图；图23C是图23A中连接处沿着纳米线的纵向方向的截面图；图24A是根据本公开一个实施例的半导体装置的立体图；图24B是图24A沿着A-A'方向的截面图；图24C是图24A所示半导体装置中纳米线的示意图。具体实施方式现在将参照附图来详细描述本公开的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。本公开实施例提供了一种半导体装置及其制造方法，其中，半导体装置可用作互补型纳米线神经元器件，其包括p型纳米线神经元器件(以下简称为p型vMOS)和n型纳米线神经元器件(以下简称为n型vMOS)，其中，p型vMOS和n型vMOS分别具有多个输入电极，且二者共用一个浮置栅极和一个输出电极。图1为根据本公开一个实施例的半导体装置的制造方法的简化流程图。如图1所示，该实施例提供的半导体装置的制造方法包括如下步骤：步骤101，提供衬底结构。该衬底结构包括：衬底；位于衬底上的浅沟槽隔离(SIT)区、位于STI区之间的衬底上的绝缘层；以及悬置在STI区之间的凹槽中的纳米线，该纳米线包括第一纳米线和第二纳米线，第一纳米线和第二纳米线分别依次包括第一端部、中间部和第二端部；其中，第一纳米线的第一端部和第二纳米线的第一端部相连，第一纳米线具有第一导电类型，第二纳米线具有第二导电类型。具体地，衬底可以包括但不限于硅衬底，衬底上的绝缘层典型为氧化硅。第一纳米线和第二纳米线均为半导体材料的纳米线，并且第一纳米线和第二纳米线的材料可以相同，也可以不同。当第一纳米线和第二纳米线的材料不同时，优选地，第一纳米线和第二纳米线中的一个选择电子迁移率高的材料，另一个选择空穴迁移率高的材料。在一个实施例中，第一纳米线可以为空穴迁移率高的Ge纳米线；第二纳米线为可以为电子迁移率高III-V族材料的纳米线。进一步地，上述III-V族材料可以包括铟镓砷(InGaAs)、铟铝砷(InAlAs)、砷化铟(InAs)、锑化铟(InSb)等等。应理解，本公开第一纳米线和第二纳米线不限于上面列举的材料。步骤103，包围第一纳米线和第二纳米线的表面形成叠层结构，叠层结构由内向外依次包括第一电介质层、导电材料层和第二电介质层。其中，导电材料层在之后形成的器件中可以作为浮置栅极。步骤105，包围第一纳米线的中间部的叠层结构形成彼此间隔开的多个第一电极，并且包围第二纳米线的中间部的叠层结构形成彼此间隔开的多个第二电极。这里，所形成的第一电极和第二电极可以作为输入电极。步骤107，对第一纳米线的第一端部和第二端部进行第二导电类型的掺杂，并对第二纳米线的第一端部和第二端部进行第一导电类型的掺杂。步骤109，包围第一纳米线的第二端部形成第三电极，并且包围第二纳米线的第二端部形成第四电极；其中，第三电极和第四电极可以分别作为n型vMOS和p型vMOS的源极/漏极。步骤111，在第一纳米线的第一端部和第二纳米线的第一端部的连接处形成第五电极，第五电极包围被部分去除的叠层结构以及暴露的第一纳米线的第一端部和第二纳米线的第一端部，且被部分去除的叠层结构的导电材料层与第五电极绝缘。第五电极可作为n型vMOS和p型vMOS共用的输出电极。其中，第一纳米线和第二纳米线由第一电极、第二电极、第三电极、第四电极、或第五电极支撑以位于绝缘层上方。本实施例提供的半导体装置的制造方法，形成了全包围沟道区的半导体装置，其可以用作互补型纳米线神经元器件，一方面，增强了浮置栅极对沟道的控制能力，避免了短沟道效应；另一方面，制造工艺更优化，且所得到的装置结构也更简单；再一方面，提高了载流子的迁移率，提升了器件性能。下面结合图2-图24B详细说明上述半导体装置的制造方法。首先分别以第一纳米线为Ge纳米线，第二纳米线为InGaAs纳米线为例，结合图2-图18对根据本公开一个实施例的衬底结构的制造工艺进行说明。图2-图7示出了根据本公开一个实施例的Ge纳米线的制造工艺的各个阶段。如图2所示，提供形成有SIT区203的衬底201，如上所述，该衬底201例如可以包括但不限于硅衬底。之后，在STI区203之间期望形成Ge纳米线的衬底中形成第一空腔205。例如，可以以图案化的硬掩模204为掩模对衬底201进行刻蚀，以形成图2所示的第一空腔205。这里，第一空腔205沿着垂直沟道方向的截面形状(以下简称第一空腔的形状)可以是如图2所示的sigma(Σ)形，也可以是例如，“碗形”(bowlshape)、长方形、锥形、三角形等等。然而，本公开并不限于上述形状，例如，第一空腔的形状还可以是其它的多边形，例如八边形等等。应注意，后续图3-图7仅以一个第一空腔为例示出了后续Ge纳米线的形成过程。如图3所示，在第一空腔205中外延生长SiGe纳米线206。在一些实施例中，可以通过化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、原子层沉积(ALD)等在第一空腔205中外延生长SiGe纳米线206。之后可以去除硬掩模204。此外，在外延生长SiGe纳米线时可以进行原位掺杂，例如将n型或p型掺杂剂掺入外延生长的SiGe纳米线中，优选地，外延时将n型掺杂剂掺入SiGe纳米线中，从而形成n型的SiGe纳米线。如图4所示，选择性刻蚀去除SiGe纳米线206周围的衬底，以基本暴露SiGe纳米线206的表面。注意，这里的“基本暴露”是指除了SiGe纳米线的下表面的部分被衬底材料覆盖之外，SiGe纳米线的其它表面的衬底材料均被刻蚀掉。在某些实施例中，SiGe纳米线的表面也可以完全暴露。如图5所示，对SiGe纳米线206的表面进行氧化，以在SiGe纳米线206暴露的表面上形成氧化层210。其中，在对SiGe纳米线206的表面进行氧化时，也会在衬底201的表面形成氧化层210。这里，对SiGe纳米线暴露的表面进行氧化时，SiGe纳米线中的Si逐渐被消耗，而SiGe纳米线中的Ge“凝结”(condense)在纳米线中。此外，在Si逐渐被消耗的过程中，在Si中的n型或p型掺杂剂(如果有的话)也会逐渐扩散到Ge中。如图6所示，去除氧化层210。例如，可以采用缓冲氧化层刻蚀剂(BOE)或稀释的氢氟酸(DHF)来去除氧化层210。此时，SiGe纳米线中的Si的含量减少，并且SiGe纳米线206的形状也变得接近圆形，例如，由六边形变成了八边形。重复上述对SiGe纳米线的表面进行氧化和去除氧化层的步骤，从而形成悬置在凹槽中的Ge纳米线311，如图7所示。随着SiGe纳米线中的Si以及SiGe纳米线与衬底之间的衬底材料的消耗，SiGe纳米线逐渐变成Ge纳米线311，而在Ge纳米线311与衬底201之间会形成隧道。将理解，这里所形成的Ge纳米线并不完全由Ge组成，例如Ge纳米线可以是Ge的含量大于90％(原子百分比)的纳米线。还将理解，位于Ge纳米线311下的衬底201的凸起部分(如图7所示)随着衬底材料的消耗也可以被全部去除掉。此外，上述氧化和去除氧化层的步骤重复的次数可以根据Ge纳米线的圆润程度来决定。之后，可以在惰性气体或还原性气体的气氛中对所得到的Ge纳米线进行退火，例如在氦气He或者氢气H2或者氘气D2的气氛中对所得到的Ge纳米线进行退火，从而形成如图7所示接近圆柱形或椭圆柱形的Ge纳米线。图8-图12示出了根据本公开一个实施例的InGaAs纳米线的制造工艺的各个阶段。如图8所示，提供形成有STI区203的衬底201。在STI区203之间期望形成InGaAs纳米线的衬底中形成第二空腔207。第二空腔207的形成方式可以参照前述第一空腔205的形成方式。此外，第二空腔207沿着垂直沟道方向的截面形状(以下简称第二空腔的形状)也可以参照第一空腔205的形状，在此不再赘述。与上类似地，后续图9-图12仅以一个第二空腔为例示出了后续InGaAs纳米线的形成过程。如图9所示，在第二空腔207的表面外延生长SiGe缓冲层208并在SiGe缓冲层208的表面外延生长InGaAs209，以填充第二空腔。应注意，这里的“填充”并非必然为绝对意义上的填满，外延生长的InGaAs209的表面也可以略低于STI区203的顶表面，如后面图17所示的那样。与上类似的，在外延生长InGaAs时也可以进行原位掺杂，例如将n型或p型掺杂剂掺入外延生长的InGaAs中，优选地，外延时将p型掺杂剂掺入InGaAs中，从而形成p型InGaAs。如图10所示，选择性刻蚀InGaAs209周围的衬底，以基本暴露SiGe缓冲层208的表面。这里的“基本暴露”是指除了SiGe缓冲层的下表面的部分被衬底材料覆盖之外，SiGe缓冲层的其它表面的衬底材料均被刻蚀掉。在某些实施例中，SiGe缓冲层的表面也可以完全暴露。如图11所示，选择性刻蚀去除InGaAs209表面的SiGe缓冲层208，从而形成InGaAs纳米线321。在刻蚀过程中，InGaAs209与衬底201连接的部分也被刻蚀去除，所形成的InGaAs纳米线321与衬底201之间会形成隧道。将理解，位于InGaAs纳米线321下的衬底201的凸起部分(如图11所示)随着衬底材料的消耗也可以被全部去除掉。之后，可以在惰性气体或还原性气体的气氛中对所得到的InGaAs纳米线进行退火，从而形成如图12所示接近圆柱形或椭圆柱形的InGaAs纳米线。应理解，当第二纳米线为其他III-V族半导体材料时，也可以参照上述形成InGaAs纳米线的工艺过程。在形成衬底结构中的第一纳米线和第二纳米线时，可以根据上述方法分别形成Ge纳米线作为第一纳米线、形成InGaAs纳米线作为第二纳米线，也可以将形成Ge纳米线的某些步骤和形成InGaAs纳米线的某些步骤合并。下面结合图13-18对根据本公开另一个实施例的Ge纳米线和InGaAs纳米线的制造工艺过程进行说明。需要说明的是，由于前面已经详细地对Ge纳米线和InGaAs纳米线的形成过程进行了阐述，下面的某些步骤叙述的比较简单，相关之处可以参见前面的叙述。如图13所示，提供形成有SIT区203的衬底201。如图14所示，在STI区203之间期望形成Ge纳米线的衬底中形成第一空腔205。如图15所示，在第一空腔205中外延生长SiGe纳米线206。如图16所示，在STI区203之间期望形成InGaAs纳米线的衬底中形成与第一空腔相连的第二空腔207。如图17所示，在第二空腔207的表面外延生长SiGe缓冲层208并在SiGe缓冲层208的表面外延生长InGaAs209，以填充第二空腔。如图18所示，选择性刻蚀去除SiGe纳米线206以及InGaAs209周围的衬底，以基本暴露SiGe纳米线206的表面(参见图4)和SiGe缓冲层208的表面(参见图10)。之后，可以按照图5-图7所示的工艺过程形成Ge纳米线，然后按照图11-图12所示的工艺过程形成InGaAs纳米线。将理解，上述Ge纳米线和InGaAs纳米线的退火工艺也可以同时进行。还将理解，虽然上面是以先形成Ge纳米线、后形成InGaAs纳米线的顺序进行描述的，但是本公开对Ge纳米线和InGaAs纳米线的形成顺序没有限定，也可以先形成InGaAs纳米线、后形成Ge纳米线。在形成Ge纳米线和InGaAs纳米线之后，可以再次进行氧化，以在STI区203之间的衬底201上形成绝缘层202，从而可以形成如图19A-19C所示的衬底结构。在后面的描述中，图19A、图20A、图21A…均为根据本公开一个实施例的半导体装置制造方法的一个阶段的立体图。除非特别指出，否则，诸如图19B、图20B、图21B分别为各自立体图沿着A-A'方向的截面图，诸如图19C、图20C、图21C…分别为各自立体图沿着B-B'方向的截面图。如图19A-图19C所示，衬底结构中的纳米线301悬置在STI区203之间的凹槽中，其包括具有第一导电类型(例如n型)的第一纳米线311和具有第二导电类型(例如p型)的第二纳米线321，其中，第一纳米线311依次包括第一端部3111、中间部3112和第二端部3113，第二纳米线311依次包括第一端部3211、中间部3212和第二端部3213，第一纳米线311的第一端部3111和第二纳米线321的第一端部3211相连。应理解，这里的第一端部(3111、3211)和第二端部(3113、3213)均为相对末端，与中间部(3112、3212)之间并非有具体的界限。因此，第一纳米线和第二纳米线各自的第一端部和第二端部也并不必然具有相同的长度。下面结合图20A-图24B对半导体装置的后续制造工艺进行说明。如图20A-图20C所示，包围纳米线301的表面形成叠层结构302，该叠层结构302由内向外依次包括第一电介质层312、导电材料层322和第二电介质层332。具体地，可以通过如下方式形成上述叠层结构：利用原子层沉积(ALD)工艺包围纳米线301的表面沉积第一电介质层312；利用低压化学气相沉积(LPCVD)工艺包围第一电介质层312沉积导电材料层322；利用ALD工艺包围导电材料层322沉积第二电介质层332。其中，导电材料层322可以是任意的导电材料，第一电介质层312和第二电介质层332的材料可以是任意的电介质材料。在一个实施例中，导电材料层的材料可以为多晶硅或者金属材料(例如铝、钨等)；第一电介质层和/或第二电介质层的材料可以为高介电常数(K)电介质材料。在一个实施例中，导电材料层的厚度范围为2-10nm，例如2nm、5nm、8nm、10nm；第一电介质层和/或第二电介质层的厚度范围为1-3nm，例如2nm。在一个实施例中，参见图20A-图20C，包围纳米线301的表面形成叠层结构的过程中，还可以包括：在绝缘层202和STI区203的表面形成叠层结构302。如图21A-图21C所示，包围第一纳米线的中间部的叠层结构形成彼此间隔开的多个(两个或更多个)第一电极401，并且包围第二纳米线的中间部的叠层结构形成彼此间隔开的多个(两个或更多个)第二电极402。例如，首先沉积电极材料，然后通过光刻和刻蚀形成第一电极401和第二电极402。在一个实施例中，多个第一电极401彼此间隔开的距离为10-50nm，例如10nm、20nm、40nm、50nm；多个第二电极402彼此间隔开的距离为10-50nm，例如10nm、20nm、40nm、50nm。之后，对第一纳米线的第一端部和第二端部进行第二导电类型(例如p型)的掺杂，并对第二纳米线的第一端部和第二端部进行第一导电类型(例如n型)的掺杂。在一个实施例中，可以仅对第一纳米线的第一端部和第二端部进行第二导电类型的重掺杂，并对第二纳米线的第一端部和第二端部进行第一导电类型的重掺杂。在另一个实施例中，可以同时对第一纳米线的第一端部和第二端部、以及多个第一电极401之间的中间部进行第二导电类型的掺杂，例如p型漏极轻掺杂LDD，并同时对第二纳米线的第一端部和第二端部、以及多个第二电极402之间的中间部进行第一导电类型的掺杂，例如n型漏极轻掺杂LDD。在又一个实施例中，可以在进行LDD后，再对第一纳米线的第一端部和第二端部进行第二导电类型的重掺杂，并对第二纳米线的第一端部和第二端部进行第一导电类型的重掺杂。如图22A-图22C所示，包围第一纳米线的第二端部形成第三电极403，并且包围第二纳米线的第二端部形成第四电极404。在一个具体实施例中，可以通过如下方式形成第三电极403和第四电极404：通过选择性刻蚀去除第一纳米线的第二端部的叠层结构、第二纳米线的第二端部的叠层结构；通过蒸发和剥离工艺包围第一纳米线的第二端部形成第三电极403；通过蒸发和剥离工艺包围第二纳米线的第二端部形成第四电极404。可选地，此步骤之后也可以将绝缘层202上的叠层结构去除。如图23A-图23C所示，通过回刻工艺部分去除在第一纳米线的第一端部和第二纳米线的第一端部的连接处的叠层结构，以部分暴露第一纳米线的第一端部和第二纳米线的第一端部。其中，图23C是图23A中的连接处沿着纳米线的纵向方向的截面图。例如，可以从上向下去除第一纳米线的第一端部和第二纳米线的第一端部的连接处的叠层结构的一半，如图23B所示。或者，从其他方向对连接处的叠层结构进行刻蚀，从而将连接处的纳米线的一部分暴露出来。应理解，图23A-23C所示的连接处的形状仅仅是示意性的，并不用于限制本公开的范围。该步骤之后，只要部分去除连接处的叠层结构，并部分暴露第一纳米线的第一端部和第二纳米线的第一端部即可。部分去除连接处的叠层结构之后，叠层结构的导电材料层322会暴露出来，之后可以对被部分去除的叠层结构的导电材料层322的表面进行氧化，形成氧化层3221，如图23B和图23C所示。如图24A和图24B所示，通过蒸发和剥离工艺在第一纳米线的第一端部和第二纳米线的第一端部的连接处形成第五电极405，所形成的第五电极405包围被部分去除的叠层结构302以及暴露的第一纳米线的第一端部和第二纳米线的第一端部，且被部分去除的叠层结构302的导电材料层322通过氧化层3221与第五电极405绝缘。纳米线由第一电极401、第二电极402、第三电极403、第四电极404、或第五电极405支撑以位于绝缘层上方。至此，详细描述了形成本发明半导体装置的制造方法。通过上述方法形成了全包围沟道区的半导体装置，其可以用作互补纳米线神经元器件，一方面增强了浮置栅极对沟道的控制能力，避免了短沟道效应；另一方面，装置的制造工艺更优化，且所得到的装置结构也更简单；再一方面，提高了载流子的迁移率，提升了器件性能。本发明实施例还提供了一种半导体装置，如图24A、图24B和图24C所示，其中，图24C为纳米线301的示意性示意图。该半导体装置包括：衬底201和位于衬底201上的绝缘层202；纳米线301，位于绝缘层202上方，纳米线301包括第一纳米线311和第二纳米线321，第一纳米线311和第二纳米线321分别依次包括第一端部、沟道区和第二端部；其中，第一纳米线311的第一端部3111和第二纳米线321的第一端部3211相连，第一纳米线311的第一端部和第二端部具有第一导电类型，第二纳米线321的第一端部和第二端部具有第二导电类型；在第一纳米线311的沟道区3112和第一端部3111以及第二纳米线321的沟道区3212和第一端部3211的表面包围有叠层结构302，叠层结构302由内向外依次包括第一电介质层312、导电材料层322和第二电介质层332；其中，第一纳米线311和第二纳米线321连接处的叠层结构302被部分去除以暴露第一纳米线311的第一端部3111和第二纳米线321的第一端部3211；包围第一纳米线311的沟道区3112的叠层结构的多个(两个或更多个)第一电极401和包围第二纳米线321的沟道区3212的叠层结构的多个(两个或更多个)第二电极402，多个第一电极401彼此间隔开，多个第二电极402彼此间隔开；包围第一纳米线311的第二端部3112的第三电极403和包围第二纳米线321的第二端部3212的第四电极404；在第一纳米线311的第一端部3111和第二纳米线321的第一端部3211的连接处形成的第五电极405，第五电极405包围被部分去除的叠层结构以及暴露的第一纳米线311的第一端部3111和第二纳米线321的第一端部3211，且被部分去除的叠层结构的导电材料层322与第五电极405绝缘；其中，纳米线301由第一电极401、第二电极402、第三电极403、第四电极404、或第五电极405支撑以位于绝缘层202上方。在一个实施例中，第一纳米线311为Ge纳米线；第二纳米线321为III-V族材料的纳米线。进一步地，III-V族材料可以包括下列之一：InGaAs、InAlAs、InAs、InSb。假设半导体装置中的第一纳米线311为Ge纳米线，其第一端部3111和第二端部3113的导电类型为p型，沟道区3112的导电类型为n型；假设第二纳米线321为III-V族材料的纳米线，其第一端部3211和第二端部3213的导电类型为n型，沟道区3212的导电类型为p型。在一个实施例中，上述半导体装置可用作互补型的神经元纳米线器件，其包括p型vMOS和n型vMOS，其中，p型vMOS具有多个输入电极(第三电极)，n型vMOS具有多个输入电极(第四电极)，且二者共用一个浮置栅极(导电材料层)和一个输出电极(第五电极)。其工作原理如下：第三电极403接地，第四电极404接电源正极，各个第一电极401和第二电极402作为输入电极输入信号，第五电极405作为输出电极输出信号。当多个第一电极401和第二电极402输入信号时，信号经加权得到导电材料层322(作为浮置栅极)的电势ФF，该电势ФF施加到第一纳米线的沟道区3112和第二纳米线的沟道区3212上。当ФF为负值，并达到一定预设值时，沟道区3112反型，空穴从第一纳米线311的第二端部3113进入沟道区3112并到达第一端部3111，即p型vMOS导通，第五电极输出1；当ФF为正值值，并达到一定预设值时，沟道区3212反型，电子从第二纳米线321的第二端部3213进入沟道区3212并到达第一端部3211，即n型vMOS导通，第五电极输出0。Ge作为沟道的p型vMOS和III-V族材料的纳米线作为沟道的n型vMOS大幅度提升了载流子的迁移率。在一个实施例中，上述装置还包括：位于第一电极401、第二电极402、第五电极405与绝缘层202之间且从下至上依次覆盖的第一电介质层312、导电材料层322以及第二电介质层332。在一个实施例中，上述装置还包括：位于衬底201上的STI区203。在一个实施例中，导电材料层322的材料包括多晶硅或金属；第一电介质层和/或第二电介质层的材料包括高K电介质。在一个实施例中，导电材料层322的厚度范围为2-10nm，例如2nm、5nm、8nm、10nm；或第一电介质层312的厚度范围为1-3nm，例如1nm、2nm、3nm；或第二电介质层322的厚度范围为1-3nm，例如1nm、2nm、3nm；或第一纳米线311的长度范围为30-500nm，例如30nm、100nm、200nm、300nm、400nm、500nm；或第二纳米线321的长度范围为30-500nm，例如30nm、100nm、200nm、300nm、400nm、500nm；或多个第一电极401彼此间隔开的距离为10-50nm，例如10nm、20nm、40nm、50nm；或多个第二电极402彼此间隔开的距离为10-50nm，例如10nm、20nm、40nm、50nm。至此，已经详细描述了根据本公开实施例的半导体装置及其制造方法。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。除非另有说明，诸如“第一”、“第二”、“第三”、“第四”“第五”、的术语用于任意区分这些术语所描述的元素。因此，这些术语并不必然旨在表示这些元素的时间的或其它的优先次序。此外，在说明书和权利要求中使用的诸如“前”、“后”、“顶”、“底”、“上”、“下”的术语，如果有的话，用于描述性的目的，并不必然描述永久性的相对位置。应理解，这样使用的术语在适当的情况下是可以互换的，这里所描述的本公开的实施例能够在这里示出或以另外方式所描述的其它方向取向上操作。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本公开的精神和范围。