具有虚设图案的半导体设备的制作方法

本发明涉及半导体集成电路技术领域，尤其涉及一种具有虚设图案的半导体设备。

背景技术：

如现有技术中已知的，可以在MOS(metal oxide semiconductor，金属氧化物半导体)晶体管的沟道区域引入应力(stress)来增加载子迁移率，进而增强MOS晶体管的性能。一般地，对于NMOS设备，希望在源极至漏极方向的沟道区域引起拉伸应力(tensile stress)；对于PMOS设备，希望在源极至漏极方向的沟道区域引起压缩应力(compressive stress)。为了在MOS晶体管的沟道区中引起应力，在MOS设备的源区和漏区形成外延生长的应力源(stressor)。

但是，现有技术受到微负载效应(micro-loading effect)的影响。微负载效应的产生是由于单晶粒(single die)上外延生长的应力源的图案密度不同。微负载效应导致了高密度区和低密度区之间的外延生长速率的变化。由于增长速率不同，生成的应力源薄膜(film)的厚度变为非均匀。另外，在隔离的主动区(active region)中的外延应力源的位置一般不同于密集封装(densely packed)的主动区中的外延应力源的位置。如此，非均匀性可能改变外延应力源的应力水平，并且不利地影响设备性能。

相应地，在半导体工业中，对于提供改进的半导体设备和方法存在强烈的需要，该半导体设备和方法可用于缓解微负载效应并且同时克服现有技术的不足。

技术实现要素：

有鉴于此，本发明实施例提供了一种具有虚设图案的半导体设备，可以在SiC(silicon carbide，碳化硅)的外延生长期间，缓解微负载效应。

本发明实施例提供了一种具有虚设图案的半导体设备，包括：

半导体基底，所述半导体基底上具有位于内部区域和外部区域之间的中间 环形区域；

碳化硅设备，位于所述半导体基底上的所述内部区域内；

多个第一虚设图案，位于所述半导体基底上的所述中间环形区域内，其中所述多个第一虚设图案中的至少一个含有碳化硅；以及

多个第二虚设图案，位于所述半导体基底上的所述外部区域内，其中所述第二虚设图案不含有碳化硅。

本发明实施例提供了一种具有虚设图案的半导体设备，包括：

半导体基底，所述半导体基底上具有位于内部区域和外部区域之间的中间环形区域；

碳化硅设备，位于所述半导体基底上的所述内部区域内；以及

多个第一虚设图案，位于所述半导体基底上的所述中间环形区域内，其中所述多个第一虚设图案中的至少一个含有碳化硅；

其中，所述多个第一虚设图案包括：虚设多晶硅图案和碳化硅嵌入虚设扩散区域；其中所述虚设多晶硅图案和所述碳化硅嵌入虚设扩散区域以交替的方式设置于所述中间环形区域内。

其中，所述虚设多晶硅图案和所述碳化硅嵌入虚设扩散区域不发生重叠。

本发明实施例提供了一种具有虚设图案的半导体设备，包括：

半导体基底，所述半导体基底上具有位于内部区域和外部区域之间的中间环形区域；

碳化硅设备，位于所述半导体基底上的所述内部区域内；以及

多个第一虚设图案，位于所述半导体基底上的所述中间环形区域内，并且所述多个第一虚设图案中的至少一个含有碳化硅；

其中，所述碳化硅设备为N沟道金属氧化物半导体晶体管。

本发明实施例提供了一种具有虚设图案的半导体设备，包括：

半导体基底，所述半导体基底上具有位于内部区域和外部区域之间的中间环形区域；

碳化硅设备，位于所述半导体基底上的所述内部区域内；以及

多个第一虚设图案，位于所述半导体基底上的所述中间环形区域内，并且所述多个第一虚设图案中的至少一个含有碳化硅；

其中所述碳化硅设备作为混合信号电路、射频电路或模拟电路的电路组成部分。

本发明实施例提供了一种具有虚设图案的半导体设备，包括：

半导体基底，所述半导体基底上具有位于内部区域和外部区域之间的中间环形区域；

碳化硅设备，位于所述半导体基底上的所述内部区域内；

多个胞状碳化硅嵌入虚设图案，位于所述半导体基底上的所述中间环形区域内；其中每个胞状碳化硅嵌入虚设图案除了没有接点以外，具有与所述碳化硅设备相同的结构；以及

多个胞状无碳化硅虚设图案，位于所述外部区域内。

其中，所述碳化硅设备被浅沟槽隔离进行电性隔离。

其中，所述碳化硅设备为N沟道金属氧化物半导体晶体管。

其中，所述碳化硅设备包括：栅极堆叠、N⁺源极扩散区域、N⁺漏极扩散区域和位于所述N⁺源极扩散区域和所述N⁺漏极扩散区域之间的N沟道。

其中，还包括：形成于所述N⁺源极扩散区域和所述N⁺漏极扩散区域之上的碳化硅应力源层。

其中，所述每个胞状碳化硅嵌入虚设图案包括：虚设栅极、虚设N⁺扩散区域、虚设N⁺扩散区域、以及碳化硅层，所述碳化硅层形成于所述虚设N⁺扩散区域和虚设N⁺扩散区域之上。

其中，所述碳化硅设备作为混合信号电路、射频电路或模拟电路的电路组成部分。

本发明实施例的有益效果是：

本发明实施例通过在中间环形区域添加SiC虚设图案，从而缓解SiC生长的微负载效应。

附图说明

图1是根据本发明第一实施例的SiC设备和SiC虚设图案的布局的俯视示意图；

图2是根据本发明第二实施例的SiC设备和SiC嵌入(SiC-embedded)虚设图案的布局的俯视示意图；

图3是沿图2的线I-I的横截面示意图；

图4是根据本发明第三实施例的SiC设备和SiC嵌入虚设图案的布局的俯视示意图；

图5是沿图4的线II-II的横截面示意图；

图6是根据本发明第四实施例的SiC设备和SiC嵌入虚设图案的布局的俯 视示意图。

具体实施方式

为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本发明说明书和实施例中“SiC嵌入(SiC-embedded)虚设图案”是指虚设图案中嵌入了SiC。其中“胞状SiC嵌入虚设图案”是胞状的嵌入了SiC的虚设图案。

本发明关于具有SiC嵌入虚设图案(dummy pattern)围绕的改进的SiC设备。该SiC设备能够抵消或中和SiC的外延生长期间的微负载效应。该SiC设备可以作为混合信号电路、RF(radio frequency，射频)电路或模拟电路的电路组成部分。

图1是根据本发明第一实施例的SiC设备和SiC虚设图案的布局的俯视示意图。如图1所示，SiC设备100形成于基底1中的独立区域(isolated region)10内。基底1可以是硅基底、SOI(silicon-on-insulator，绝缘层上覆硅)基底或者其它适合的半导体基底。该SiC设备100可以包括但不限制于NMOS(N-channel metal-oxide-semiconductor，N沟道金属氧化物半导体)晶体管或者双极型晶体管。例如，该SiC设备100可以是NMOS晶体管，该SiC设备100包括栅极堆叠(gate stack)101，N⁺源极扩散区域(N⁺source diffusion region)102和N⁺漏极扩散区域(N⁺drain diffusion region)103。

P井12形成于基底1中的独立区域10中。其中SiC设备100是在P井12中制造的。N⁺源极扩散区域102和N⁺漏极扩散区域103均包括外延生成的SiC应力源层(SiC stressor layer)。STI(shallow trench isolation，浅沟槽隔离)14形成于基底1中并且电性隔离SiC设备100。

一般地，在源极区域和漏极区域中生长SiC应力源层之前的步骤包括：在半导体基底上形成栅极堆叠，在栅极堆叠的边墙(side wall)上形成衬垫(spacer)，以及在硅基底中沿栅极衬垫形成凹陷(recess)。然后，可以在凹陷外延生长SiC应力源层并退火。可以采用现有中已知的任何合适的方法形成SiC应力源层，例如选择性外延生长(Selective epitaxial growth，选择性外延生长)方法。

为了有效抵消SiC生长的微负载效应，添加多个SiC虚设图案20至中间环 形区域300。中间环形区域300位于内部区域200和外部区域400之间，其中SiC设备100置于内部区域200中。SiC虚设图案20围绕SiC设备100。SiC虚设图案20为主动区域(active area)，该SiC虚设图案20与该SiC设备100的主动区域或者OD(oxide define，氧化物限定)区域一起定义。在这些主动区域中生长SiC的同时，在SiC设备的N⁺源极扩散区域102和N⁺漏极扩散区域103中生长SiC应力源层。

请参考图2和图3，图2是根据本发明第二实施例的SiC设备和SiC嵌入虚设图案的布局的俯视示意图；图3是沿图2的线I-I的横截面示意图。其中，相同的数字号码指示相同的区域、元件或者层。

如图2和图3所示，SiC设备100形成于基底1的P井12中。基底1可以是硅基底、SOI基底或者其它适合的半导体基底。根据第二实施例，SiC设备100可以包括但不限制于NMOS晶体管，该SiC设备100包括栅极堆叠101、N⁺源极扩散区域102和N⁺漏极扩散区域103。SiC应力源层102a形成于N⁺源极扩散区域102之上并且SiC应力源层103a形成于N⁺漏极扩散区域103之上。STI14形成于基底1中，以电性隔离SiC设备100。

在这个实施例中，在SiC设备100的周围，提供了多个SiC嵌入虚设扩散区域(SiC-embedded dummy fiffusion region)32和多个虚设多晶硅图案34。如图2所示，该多个SiC嵌入虚设扩散区域32和该多个虚设多晶硅图案34一起围绕该SiC设备100，并且以交替的方式布置该多个SiC嵌入虚设扩散区域32和该多个虚设多晶硅图案34，该布置类似于棋盘图案。但是，其它任何使得SiC嵌入虚设扩散区域32出现在SiC设备100的周围的布置也是可以使用的。

参考图3，为了有效抵消SiC生长的微负载效应，在每个SiC嵌入虚设扩散区域32中生长虚设SiC层32a。该虚设SiC层32a与SiC应力源层102a和103a同时生长。如图3所示，虚设多晶硅图案34是直接位于STI14的上面并且与SiC嵌入虚设扩散区域32不重叠。

如图2和3所示，多个SiC嵌入虚设扩散区域32和多个虚设多晶硅图案34是置于中间环形区域300中。该中间环形区域300位于内部区域200和外部区域400之间，其中SiC设备100置于内部区域200中。

在外部区域400中，提供了多个虚设多晶硅图案34和多个无SiC(SiC-free)虚设扩散区域36。术语“无SiC(SiC-free)”是指其中不包含SiC。在无SiC虚设扩散区域36中没有生长SiC。相似地，以交替的方式(但不是限制)布置虚 设多晶硅图案34和无SiC虚设扩散区域36。每个虚设多晶硅图案形成于STI14上。类似地，在外部区域400中，虚设多晶硅图案34与无SiC虚设扩散区域36不发生重叠。

请参考图4和图5，图4是根据本发明第三实施例的SiC设备和SiC嵌入虚设图案的布局的俯视示意图；图5是沿图4的线II-II的横截面示意图。如图4所示，SiC设备100形成于基底1的P井12之中。基底1可以是硅基底、SOI基底或者其它合适的半导体基底。根据第三实施例，SiC设备100可以包括但不限制于NMOS晶体管，该SiC设备100包括栅极堆叠101，N⁺源极扩散区域102和N⁺漏极扩散区域103，以及N⁺源极扩散区域102和N⁺漏极扩散区域103之间的N沟道。SiC应力源层102a和103a分别形成于N⁺源极扩散区域102和N⁺漏极扩散区域103之上。STI14形成在基底1中并且电性隔离SiC设备100。

根据第三实施例，多个胞状(cell-like)SiC嵌入虚设图案332置于中间环形区域300中。其中，中间环形区域300位于内部区域200和外部区域400之间。SiC设备100可以置于内部区域200中。多个胞状无SiC虚设图案432置于外层区域400中。

在这个实施例中，同时制造胞状SiC嵌入虚设图案332和SiC设备100。因此，除了没有接点(contact)形成于胞状SiC嵌入虚设图案332之上外，每个胞状SiC嵌入虚设图案332可以具有与SiC设备100相同的结构。也就是说，每个胞状SiC嵌入虚设图案332具有虚设栅极301、虚设N⁺扩散区域302和虚设N⁺扩散区域303。SiC层302a和303a分别形成于虚设N⁺扩散区域302和虚设N⁺扩散区域303之上。

每个胞状无SiC虚设图案432置于外部区域400中，每个胞状无SiC虚设图案432除了没有接点和SiC层以外，具有和SiC设备100相同的结构。如图5所示，每个胞状无SiC虚设图案432具有虚设栅极401、虚设N⁺扩散区域402和虚设N⁺扩散区域403。在虚设N⁺扩散区域402和虚设N⁺扩散区域403之上并不形成SiC层。

图6是根据本发明第四实施例的SiC设备和SiC嵌入虚设图案的布局的俯视示意图。如图6所示，SiC设备100a形成于内部区域200中。多个胞状SiC嵌入虚设图案332a形成于环绕内部区域200的中间环形区域300中。多个胞状无SiC虚设图案432a形成于外部区域400中。

胞状SiC嵌入虚设图案332a可以与SiC设备100a同时制造。因此，除了胞 状SiC嵌入虚设图案332a之上没有接点之外，每个胞状SiC嵌入虚设图案332a可以具有与SiC设备100a相同的结构。置于外部区域400中的每个胞状无SiC虚设图案432a除了没有接点和SiC层之外，可以具有与SiC设备100a相同的结构。

第四实施例体现在图6中的一个恰当的特性是：添加多个多晶硅虚设图案502至中间环形区域300中。在这个实施例中，这些多晶硅虚设图案502是置于STI14上并且位于胞状SiC嵌入虚设图案332a之间。通过添加这些多晶硅虚设图案502，可以改善多晶硅临界尺寸(critical dimension，CD)。

本发明实施例NMOS的周围的虚设图案中添加SiC，可以改进SiC设备的非均匀性，从而缓解微负载效应。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。