半导体器件及其制造方法与流程

在此公开的主题的示范性实施涉及半导体器件及其制造方法。更具体地，示范性实施涉及具有提高的可靠性的三维(3D)半导体器件及其制造方法。

背景技术：

半导体器件由于其的小尺寸、多功能特性和/或低制造成本而被广泛用于电子工业中。半导体器件可以包括各种微小的电子元件(例如，MOS晶体管、电阻器、电容器和/或互连)。微小的电子元件可以通过互连和/或接触插塞电连接到彼此。

然而，对于高度集成和/或高速的半导体器件的需要导致互连之间的距离被减小并且接触插塞的高宽比被增大。因此，已经对能够制造高度集成的半导体器件的工艺进行了研究。

技术实现要素：

公开的主题的示范性实施可以提供能够改善可靠性的半导体器件。

公开的主题的示范性实施还可以提供能够改善可靠性的半导体器件的制造方法。

在一个示范性实施中，一种半导体器件可以包括：包含下部导体的下部结构、设置在下部结构上并具有暴露出下部导体的开口的上部结构、和填充该开口并连接到下部导体的连接结构。连接结构可以包括覆盖开口的内表面并在开口中限定凹进区的第一钨层、和在第一钨层上填充凹进区的第二钨层。在连接结构的上部中的第二钨层的晶粒尺寸可以大于在连接结构的下部中的第二钨层的晶粒尺寸。

在一些示范性实施中，第二钨层的平均晶粒尺寸可以大于第一钨层的平均晶粒尺寸。

在其他示范性实施中，连接结构可以包括由第一钨层的晶粒和第二钨层的晶粒形成的第一界面、以及在连接结构的中心区中的由第二钨层的晶粒形成的第二界面。

在其他示范性实施中，连接结构可具有在一个方向上延伸的线形状，第一和第二界面可以平行于连接结构延伸。

在另一示范性实施中，半导体器件可以包括在基板上沿一个方向延伸并彼此间隔开的层叠结构，每个层叠结构包括竖直层叠的电极、穿透层叠结构的竖直结构、设置在彼此相邻的层叠结构之间并与竖直结构间隔开的公共源线结构、以及设置在公共源线结构和层叠结构之间的绝缘间隔物。公共源线结构可以平行于电极延伸。公共源线结构可以包括覆盖绝缘间隔物并限定凹进区的第一钨层、和在第一钨层上填充凹进区的第二钨层。在公共源线结构的上部中的第二钨层的晶粒尺寸可以大于在公共源线结构的下部中的第二钨层的晶粒尺寸。

在另一示范性实施中，制造半导体器件的方法可以包括：形成具有暴露出下部导体的开口的上部结构；在开口中沉积覆盖开口的内表面并限定凹进区的第一钨层；在一部分的第一钨层上执行表面处理工艺，第一钨层具有在开口的上部区域中被表面处理工艺处理的第一表面和在开口的下部区域中没有被表面处理工艺处理的第二表面；以及沉积填充凹进区的第二钨层。从第一钨层的第一表面生长的钨晶粒的尺寸可以大于从第一钨层的第二表面生长的钨晶粒的尺寸。

附图说明

由于附图和伴随的详细说明，示范性实施将变得更清楚。

图1至7是示出根据公开的主题的一些示范性实施的制造半导体器件的方法的视图。

图8A是图7的部分‘A’的放大图。

图8B和8C是图7的部分‘B’的放大图。

图9是截面图，示出根据公开的主题的一些示范性实施的制造半导体器件的方法。

图10和11是截面图，示出根据公开的主题的一些示范性实施的制造半导体器件的方法。

图12是示出根据公开的主题的一些示范性实施的三维(3D)半导体存储器件的示意框图。

图13是示出根据公开的主题的一些示范性实施的3D半导体存储器件的单元阵列的示意电路图。

图14是示出根据公开的主题的一些示范性实施的3D半导体存储器件的平面图。

图15至24是沿图14的线I-I’获得的截面图，以示出根据公开的主题的一些示范性实施的制造3D半导体存储器件的方法。

图25A和25B是图22的部分‘A’的放大图。

图26A、26B、26C和26D是图22的部分‘B’的放大图。

图27是示出根据公开的主题的一些示范性实施的3D半导体存储器件的平面图。

图28和29是沿图27的线I-I’和II-II’获得的截面图，以示出根据公开的主题的一些示范性实施的制造3D半导体存储器件的方法。

图30和31是详细示出图29的3D半导体存储器件的制造方法的放大截面图。

图32是示出根据公开的主题的一些示范性实施的3D半导体存储器件的示意框图。

图33是示出根据公开的主题的一些示范性实施的3D半导体存储器件的平面图。

图34为沿图33的线I-I’获得的截面图。

图35是示出图34的连接插塞的放大截面图。

图36是示出根据公开的主题的一些示范性实施的半导体存储器件的截面图。

具体实施方式

现在将参考附图在下文更充分地描述公开的主题的示范性实施，在附图中示出公开的主题的示范性实施。通过参考附图的以下描述，示范性实施的优点和特征以及实现它们的方法将变得明显。然而，应当指出，示范性实施不限于以下描述的示例，而是可以以各种形式实现。因此，示范性实施仅被提供用于公开在此描述的主题并让本领域技术人员了解主题的范畴。在附图中，示范性实施不限于在此提供的具体示例，并且为了清楚而被夸大。通篇说明书中，相同的参考数字或相同的参考指示符指代相同的元件。

在此使用的术语仅用于描述具体的示范性实施而不旨在限制示范性实施。如这里所用，单数术语“一”和“该”也旨在包括复数形式，除非上下文清楚地指示另外的意思。如这里所用，术语“和/或”包括相关列举项目的一种或多种的任意和所有组合。将进一步理解的是当在此使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或成份的存在，但是不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件成份和/或其组。相似地，将理解的是，当诸如层、区域或基板的元件被称为在另一元件“上”时，它可以直接在另一元件上或者可以存在中间元件。相反，术语““直接””意味着不存在中间元件。

此外，在此参考作为理想化示范性视图的截面图和/或平面图描述示范性实施。在附图中，为了清晰夸大了层和区域的厚度。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，示范性实施不应该被解释为限于这里所示的区域的形状，而是包括由例如制造引起的形状的偏离。例如，示出为矩形的蚀刻区域典型地将具有修圆形或弯曲的特征。因此，图中示出的区域本质上是示意的并且它们的形状不旨在示出器件的区域的实际形状和不旨在限制示范性实施的范围。

在下文，将参考附图详细描述示范性实施。

图1至7是示出根据一些示范性实施的制造半导体器件的方法的视图。图8A是图7的部分‘A’的放大图。图8B和8C是图7的部分‘B’的放大图。图9是截面图，示出根据一些示范性实施的制造半导体器件的方法。

如图1所示，具有开口25的上部结构20可以形成在包括下部导体15的下部结构10上。

下部结构10可以包括半导体基板、形成在半导体基板上的半导体部件(未示出，例如，存储元件、MOS晶体管、电容器和/或电阻器)、以及覆盖半导体部件的一个或多个绝缘层。半导体部件可以电连接到下部导体15。例如，下部导体15可以是掺杂区、互连或接触插塞。

上部结构20可以包括半导体层、多个绝缘层、和/或多个导电层。开口25可以穿透上部结构20以暴露下部导体15。开口25可以是在一个方向上延伸的孔或沟槽。开口25可具有大约5:1至大约30:1的大的高宽比。

形成开口25可以包括在上部结构20上形成具有开口的掩模图案MP，和利用掩模图案MP作为蚀刻掩模各向异性地蚀刻上部结构20从而暴露出一部分的下部导体15。

开口25的上端可具有第一宽度W1。第一宽度W1可以基本上等于掩模图案MP的开口的宽度。开口25的下端可具有第二宽度W2，该第二宽度W2小于第一宽度W1。

开口25可以包括具有负向倾斜侧壁的上部区域25U和具有正向倾斜侧壁的下部区域25L，或反之亦然。因此，相对的侧壁表面分别具有负斜率到正斜率侧壁表面以及正斜率到负斜率侧壁表面。弯曲区域25B可以提供在上部区域25U和下部区域25L之间。开口25可在弯曲区域25B中具有第三宽度W3。第三宽度W3可以大于第一宽度W1和第二宽度W2。第三宽度W3可以对应于开口25的最大宽度。开口25的侧壁可以在弯曲区域25B中被圆化。具有正向倾斜侧壁的下部区域25L的竖直长度可以大于开口25的竖直长度的大约一半。在此，开口25的竖直长度可以对应于从下部结构10的顶表面到上部结构20的顶表面的竖直距离(即，上部结构20的厚度)。

在形成开口25之后，掩模图案MP可以被去除以暴露上部结构20的顶表面。

如图2所示，阻挡金属层30和第一钨层40可以顺序地形成在开口25中。

阻挡金属层30可以均匀地沉积在开口25的内表面和上部结构20的顶表面上。换句话说，阻挡金属层30可具有基本上均匀的厚度。阻挡金属层30可以由能够防止形成在开口25中的金属材料扩散到上部结构20中的材料形成。例如，阻挡金属层30可包括钽(Ta)、氮化钽(TaN)、钽硅氮化物(TaSiN)、钛(Ti)、氮化钛(TiN)、钛硅氮化物(TiSiN)或氮化钨(WN)中的至少一个。阻挡金属层30可以使用化学气相沉积(CVD)法、原子层沉积(ALD)法、或物理气相沉积(PVD)法(例如，溅射法)形成。在一些示范性实施中，阻挡金属层30可以由氮化钛(TiN)形成。

阻挡金属层30可具有在它的表面上的均匀的成核点(nucleation site)，钨晶粒可以从该成核点生长。随着成核点增多，钨晶粒的尺寸可以减小。

第一钨层40可以沉积在阻挡金属层30的表面上。第一钨层40可以使用热CVD方法、等离子体增强CVD方法、物理CVD方法或ALD方法沉积。在一些示范性实施中，第一钨层40可以通过使用包括六氟化钨(WF₆)和硅烷(SiH₄；或氢气(H₂))的工艺气体的CVD方法形成。

当第一钨层40沉积在阻挡金属层30的表面上时，钨晶粒可以从阻挡金属层30的表面生长。钨晶粒可以在基本上垂直于开口25的侧壁的方向上生长。换句话说，钨晶粒可以横向地生长。

第一钨层40可以在沉积在阻挡金属层30的表面上时限定凹进区45。凹进区45可具有彼此面对的侧壁和连接在侧壁的下端之间的底表面。在一些示范性实施中，凹进区45的深度可以大于开口25的竖直长度的大约一半(即，上部结构20的厚度的大约一半)。

在一些示范性实施中，第一钨层40的厚度可以小于开口25的最小宽度(例如，图1的宽度W2)的一半。在此情况下，第一钨层40可在开口25的侧壁和底表面上具有基本上均匀的厚度。

在一些示范性实施中，如图9所示，第一钨层40的厚度可以小于开口25的上端的宽度(图1的W1)的大约一半并且大于开口25的下端的宽度(图1的W2)的大约一半。在此情况下，开口25的下部区域25L的一部分可以用第一钨层40填充，如图9所示。换句话说，第一钨层40可在开口25的底表面上比在开口25的侧壁上更厚。

如图3和4所示，表面处理工艺可以在第一钨层40的一部分上执行。表面处理工艺可以使用等离子体处理工艺、氮化处理工艺、或紫外线(UV)处理工艺中的至少一个执行。

在一些示范性实施中，表面处理工艺可以在凹进区45的侧壁的部分上执行。换句话说，表面处理工艺可以在形成在开口25的上部区域25U和弯曲区域25B中的第一钨层40的表面上执行。另外，表面处理工艺可以在形成在开口25的下部区域25L中的一部分第一钨层40上执行。在某些示范性实施中，表面处理工艺可以在凹进区45的整个侧壁上执行，如图4所示。

第一钨层40的限定凹进区45的表面可以处于不稳定能态，因此，在其上可以存在大量的悬空键。悬空键可以用作成核点，成核点可以通过表面处理工艺被减少。

在一些示范性实施中，第一钨层40可具有被表面处理工艺处理的第一表面S1和没有被表面处理工艺处理的第二表面S2。第一钨层40的第一表面S1可以形成在开口25的上部区域25U、弯曲区域25B和一部分下部区域25L中。第一钨层40的第二表面S2可以形成在开口25的下部区域25L的另一部分中。在一些示范性实施中，由于第一钨层40的表面通过表面处理工艺被局部处理，所以在随后的钨沉积工艺期间在开口25的第一表面S1上的钨的生长速率(例如，沉积速率)可以低于在开口25的第二表面S2上的钨的生长速率。

在一些示范性实施中，作为表面处理工艺的等离子体处理工艺可以在第一钨层40上执行。包括Ar、H₂、N₂、O₂或NH₃中至少一个的工艺气体可以在等离子体处理工艺期间使用。通过等离子体活化的原子或离子可以与第一钨层40的一部分的表面(即，第一表面S1)结合，因此第一表面S1可以处于稳定能态。因此，与没有通过等离子体处理的第二表面S2的表面形态相比较，通过等离子体处理的第一表面S1的表面形态可以被改善。换句话说，通过等离子体处理的第一表面S1的悬空键数目可以小于没有通过等离子体处理的第二表面S2的悬空键数目。结果，在第一钨层40的第一表面S1上的成核点可以减少。

根据示范性实施，由于在等离子体处理工艺期间等离子体向下供给到开口25，所以在开口25的上部区域25U中的等离子体的强度可以大于在开口25的下部区域25L中的等离子体的强度。因此，设置在开口25的下部区域25L中的一部分第一钨层40可以不被等离子体处理。换句话说，在等离子体处理工艺期间第一表面S1的被等离子体处理的区域可以根据等离子体的强度而变化。在一些示范性实施中，第一钨层40的第一表面S1可以形成在开口25中的上部区域25U、弯曲区域25B和一部分下部区域25L中，如图3所示。在某些示范性实施中，凹进区45的整个侧壁可以对应于第一表面S1，如图4所示。

如图5所示，第二钨层50可以沉积以填充第一钨层40的凹进区45。第二钨层50可以使用热CVD方法、等离子体增强CVD方法、物理CVD方法或ALD方法沉积。例如，第二钨层50可以通过使用包括六氟化钨(WF₆)和硅烷(SiH₄；或氢气(H₂))的工艺气体的CVD方法形成。如上所述，由于第二钨层50在表面处理工艺之后被沉积，所以第一界面IF1可以由第一钨层40的晶粒和第二钨层50的晶粒接合形成，如在图8A、8B和8C中类似地示出(虽然图7使用附图标记31、41和51)。

第二钨层50的晶粒生长速率和晶粒尺寸可以根据第一钨层40的表面状态而改变。根据一些示范性实施，在第一钨层40的第一表面S1上的第二钨层50的晶粒的生长速率可以低于在第一钨层40的第二表面S2上的第二钨层50的晶粒的生长速率。因此，第二钨层50可以比沉积在开口25的上部区域25U和弯曲区域25B中更快速地沉积在开口25的下部区域25L中。换句话说，第二钨层50可以从下部区域25L填充开口25。另外，在上部结构20的顶表面上的第二钨层50的沉积速率(或生长速率)可以低于在开口25的上部区域25U中的第二钨层50的沉积速率。因此，在上部结构20的顶表面上的第二钨层50的厚度可以小于在开口25的侧壁上沉积的第二钨层50的厚度。

由于当形成第二钨层50时第一钨层40的第二表面S2的成核点多于第一钨层40的第一表面S1的成核点，所以大尺寸的钨晶粒可以生长在第一钨层40的第一表面S1上并且小尺寸的钨晶粒可以生长在第一钨层40的第二表面S2上。换句话说，当沉积第二钨层50时，在第一表面S1上的晶粒的尺寸可以大于在第二表面S2上的晶粒的尺寸。另外，生长在第一表面S1上的第二钨层50的晶粒可以大于第一钨层40的晶粒。

从第一表面S1和第二表面S2生长的第二钨层50的晶粒可以横向地生长直到它们彼此接触。换句话说，从凹进区45的侧壁生长的第二钨层50的晶粒可以在凹进区45的中心区中彼此相遇，因此第二界面IF2可以由第二钨层50的晶粒形成在凹进区45的中心区中。

在一些示范性实施中，由于表面处理工艺，导致钨晶粒的生长速率可以从开口25的下部区域25L朝向上部区域25U逐渐地变小。因此，第二钨层50可以从下部区域25L填充开口25。结果，能够利用钨层40和50完全地填充开口25，而没有空隙或接缝。

如图6所示，第三钨层60可以沉积在完全地填充凹进区45的第二钨层50上。换句话说，第三钨层60可以沉积在上部结构20的顶表面上。第三钨层60的沉积速率可以高于第二钨层50的沉积速率。第三钨层60可以快速地沉积预定时间，所以第三钨层60可以比第二钨层50厚。此外，第三钨层60的晶粒尺寸可以大于第二钨层50的晶粒尺寸，第三钨层60可具有粗糙表面。在随后的平坦化工艺期间，第三钨层60可以起缓冲器作用。在某些示范性实施中，第三钨层60可以被省略。

如图7所示，平坦化工艺可以在第一至第三钨层41、51和60以及阻挡金属层31上执行直到上部结构20的顶表面被暴露。平坦化工艺可以使用毯式各向异性蚀刻工艺(例如，回蚀刻工艺)和/或化学机械抛光(CMP)工艺执行。

连接结构70可以通过平坦化工艺形成在开口25中。连接结构70可以完全地填充开口25。连接结构70可以包括阻挡金属图案31、第一钨图案41以及第二钨图案51。在一些示范性实施中，连接结构70可具有在一个方向上延伸的线形状并且可以与下部导体15接触。在某些示范性实施中，连接结构70可具有圆柱形状。

连接结构70的竖直长度可以基本上等于上部结构20的厚度。连接结构70的竖直长度可以意指从下部结构10的顶表面到连接结构70的顶表面的长度。连接结构70的填充开口25的侧壁轮廊可以与开口25的侧壁轮廊基本上相同。因此，连接结构70可以包括具有负向倾斜侧壁的上部和具有正向倾斜侧壁的下部，或反之亦然。因此，相对的侧壁表面分别具有负斜率到正斜率侧壁表面以及正斜率到负斜率侧壁表面。弯曲部分提供在上部和下部之间。连接结构70的弯曲部分可以设置在高于从下部结构10的顶表面起的上部结构20的厚度的一半的水平处。换句话说，连接结构70的下部的竖直长度可以大于连接结构70的上部和弯曲部分的竖直长度之和。连接结构70的弯曲部分可具有第三宽度(图1的W3)，第三宽度(图1的W3)可以大于连接结构70的上部和下部的宽度(图1的W1和W2)。在一些示范性实施中，第三宽度(图1的W3)可以是连接结构70的最大宽度。

如图8A、8B和8C所示，第一钨图案41的晶粒可以与第二钨图案51的晶粒接触以在连接结构70中形成第一界面IF1。另外，第二钨图案51的晶粒可以彼此接触以在连接结构70的中心区中形成第二界面IF2。在一些示范性实施中，连接结构70可具有在一个方向上延伸的线形状，因此第一和第二界面IF1和IF2可以在所述一个方向上延伸。另外，形成在第二钨图案51中的第二界面IF2的竖直长度可以大于连接结构70的竖直长度的一半。

在一些示范性实施中，第二钨图案51中的平均晶粒尺寸可以大于第一钨图案41中的平均晶粒尺寸。从第一钨图案41的第一表面生长的第二钨图案51的晶粒尺寸可以大于从第一钨图案41的第二表面生长的第二钨图案51的晶粒尺寸。换句话说，如图8A和8B所示，第二钨图案51的晶粒尺寸可以在连接结构70的上部中比在连接结构70的下部中更大。如图8A所示，在连接结构70的上部中，第二钨图案51的晶粒的尺寸可以大于第一钨图案41的晶粒的尺寸。如图8B所示，在连接结构70的下部中，第二钨图案51的晶粒的尺寸可以类似于第一钨图案41的晶粒的尺寸。

替换地，在如参考图4所描述的凹进区45的整个侧壁通过表面处理工艺被处理的情况下，在连接结构70的下部以及上部中第二钨图案51的晶粒的尺寸可以大于第一钨图案41的晶粒的尺寸，如图8C所示。

图10和11是截面图，示出根据公开的主题的一些示范性实施的制造半导体器件的方法。在本示范性实施中，为了便于说明，将省略或简要地提及对于与参考图1和2描述的工艺中相同的技术特征的描述。

如图10所示，阻挡金属层30和第一钨层40可以顺序地沉积在暴露出下部导体15的开口25的内表面上。

第一钨层40可以在开口25中限定凹进区45并可以沉积在阻挡金属层30的表面上。凹进区45可具有彼此面对的侧壁和连接在侧壁的下端之间的底表面。在一些示范性实施中，凹进区45的深度可以大于开口25的深度的一半(即，上部结构20的厚度的一半)。

在一些示范性实施中，在沉积第一钨层40之后，金属氮化物层42可以通过具有不良台阶覆盖特性的沉积方法形成在第一钨层40的表面的一部分上。例如，金属氮化物层42可以包括TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN或TaAlN。

例如，具有不良台阶覆盖特性的沉积方法可以包括PVD方法、金属有机CVD(MOCVD)方法、准直溅射方法、离子化金属PVD(IMP)方法、或其任何组合。

金属氮化物层42可以比第一钨层40薄。另外，金属氮化物层42可以比阻挡金属层30薄。当具有不良台阶覆盖特性的沉积方法被执行以沉积金属氮化物层42时，由于沉积方法的特性导致沉积在开口25的侧壁上的金属氮化物层42可以比沉积在上部结构20的顶表面上的金属氮化物层42薄。换句话说，金属氮化物层42的突出部(overhang)可以形成在开口25的上端上，因此金属氮化物层42可以从开口25的上部区域25U朝向下部区域25L逐渐地变薄。金属氮化物层42可以形成在开口25的上部区域25U和弯曲区域25B中并可以暴露出形成在开口25的下部区域25L中的一部分第一钨层40。

形成在开口25的上部区域25U和弯曲区域25B中的金属氮化物层42可以在形成第二钨层50的后续工艺期间抑制钨被沉积。

如图11所示，第二钨层50可以沉积以填充在其中形成金属氮化物层42的第一钨层40的凹进区45。

在沉积第二钨层50期间，在其中形成金属氮化物层42的开口25的上部区域25U和弯曲区域25B中钨的沉积速率可以低于在开口25的下部区域25L中钨的沉积速率。换句话说，在沉积第二钨层50期间，在金属氮化物层42的表面上钨的沉积速率可以低于在第一钨层40的表面上钨的沉积速率。因此，第二钨层50可以从下部区域25L填充开口25。结果，第二钨层50可以完全地填充具有大的高宽比的凹进区45。

在一些示范性实施中，金属氮化物层42可以设置在开口25的上部区域25U中的第一钨层40的晶粒和第二钨层50的晶粒之间。在开口25的下部区域25L中第一钨层40的晶粒可以与第二钨层50的晶粒直接接触。

从金属氮化物层42和第一钨层40的表面生长的第二钨层50的晶粒可以横向地生长直到它们彼此接触。换句话说，从凹进区45的相对侧壁生长的第二钨层50的晶粒可以在凹进区45的中心区中彼此相遇，因此由第二钨层50的晶粒形成的第二界面IF2可以形成在凹进区45的中心区中。

此后，平坦化工艺可以在第二钨层50、第一钨层40和阻挡金属层30上执行以在开口25中形成连接结构。

图12是示出根据公开的主题的一些示范性实施的三维(3D)半导体存储器件的示意框图。图13是示出根据公开的主题的一些示范性实施的3D半导体存储器件的单元阵列的示意电路图。

如图12所示，3D半导体存储器件可以包括存储单元阵列1、行解码器2、页面缓冲器3、列解码器4和控制电路5。

存储单元阵列1可包括多个存储块BLK0至BLKn。每个存储块BLK0至BLKn可以包括多个存储单元、多条字线和多条位线。字线和位线可以电连接到存储单元。

行解码器2可以解码从外部系统输入的地址信号以选择字线之一。在行解码器2中解码的地址信号可以提供到行驱动器(未示出)。行驱动器可响应于控制电路5的控制信号将从电压产生电路(未示出)产生的字线电压提供到已选择的字线和未选择的字线。行解码器2可以共同连接到多个存储块BLK0至BLKn并可以将驱动信号提供到被块选择信号所选择的存储块的字线。

页面缓冲器3可以通过位线连接到存储单元阵列1以感测存储在存储单元中的数据。页面缓冲器3可以连接到通过在列解码器4中解码的地址信号被选择的位线。根据操作模式，页面缓冲器3可暂时存储将要储存在存储单元中的数据，或可感测存储在存储单元中的数据。例如，页面缓冲器3可以在编程操作模式期间操作为写入驱动器，并且可以在读出操作模式(sensing operation mode)期间操作为读出放大器(sense amplifier)。页面缓冲器3可以从控制电路5接收电力(例如，电压或电流)并可以提供接收的电力到已选择的位线。

列解码器4可提供在页面缓冲器3和外部设备(例如，存储器控制器)之间的数据传输路径。列解码器4可以解码从外部设备输入的地址信号以选择位线之一。列解码器4可以共同连接到多个存储块BLK0至BLKn并可以将数据提供到被块选择信号选择的存储块的位线。

控制电路5可以控制3D半导体存储器件的整个操作。控制电路5可以接收控制信号和外部电压并且可以响应于接收的控制信号而被操作。控制电路5可以包括电压发生器，该电压发生器依靠外部电压产生为内部操作所必需的电压(例如，编程电压、读出电压和擦除电压)。控制电路5可以响应于控制信号控制读出操作、写入操作和/或擦除操作。

如图13所示，根据一些示范性实施的3D半导体存储器件的单元阵列可包括公共源线CSL、多条位线BL、以及连接在公共源线CSL和位线BL之间的多个单元串CSTR。

位线BL可以二维地布置。多个单元串CSTR可以并联连接到每条位线BL。单元串CSTR可以共同连接到公共源线CSL。换句话说，多个单元串CSTR可以设置在一条公共源线CSL与多条位线BL之间。在一些示范性实施中，公共源线CSL可以包括二维布置的多条公共源线CSL。在示范性实施中，相同的电压可以施加到多条公共源线CSL。在示范性实施中，公共源线CSL可以彼此独立地电控制。

每个单元串CSTR可包括连接到公共源线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST、和插置在接地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以以指定的顺序串联连接到彼此。

公共源线CSL可以共同连接到接地选择晶体管GST的源极。设置在公共源线CSL与位线BL之间的接地选择线GSL、多条字线WL0至WL3以及串选择线SSL可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可包括数据存储元件。

图14是示出根据一些示范性实施的3D半导体存储器件的平面图。图15至24是沿图14的线I-I’获得的截面图，以示出根据发明构思的一些示范性实施的制造3D半导体存储器件的方法。图25A和25B是图22的部分‘A’的放大图。图26A、26B、26C和26D是图22的部分‘B’的放大图。

如图14和15所示，牺牲层SL和绝缘层ILD可以交替且重复地层叠在基板10上以形成薄层结构110。

基板10可以是体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅锗基板、或包括通过执行选择性外延生长(SEG)工艺获得的外延层的基板。

在薄层结构110中，牺牲层SL可以由相对于绝缘层ILD具有蚀刻选择性的材料形成。例如，牺牲层SL的蚀刻速率和绝缘层ILD的蚀刻速率之间的差异可以在使用化学溶液的湿蚀刻工艺中相对大，牺牲层SL的蚀刻速率和绝缘层ILD的蚀刻速率之间的差异可以在使用蚀刻气体的干蚀刻工艺中相对小。

在一些示范性实施中，牺牲层SL和绝缘层ILD可以由相对于彼此具有蚀刻选择性的绝缘材料形成。例如，每个牺牲层SL可以包括未掺杂的硅层、硅氧化物层、未掺杂的硅碳化物层、未掺杂的硅锗层、硅氮氧化物层或硅氮化物层中至少一个。每个绝缘层ILD可以包括未掺杂的硅层、硅氧化物层、未掺杂的硅碳化物层、硅氮氧化物层或硅氮化物层中至少一个。此时，绝缘层ILD可以由与牺牲层SL不同的材料形成。在一些示范性实施中，牺牲层SL可以由硅氮化物层形成，绝缘层ILD可以由硅氧化物层形成。在某些示范性实施中，牺牲层SL可以由导电材料形成，绝缘层ILD可以由绝缘材料形成。

牺牲层SL和绝缘层ILD可以使用热CVD技术、等离子体增强CVD技术、物理CVD技术或ALD技术沉积。

在一些示范性实施中，牺牲层SL的厚度可以基本上彼此相等。在某些示范性实施中，牺牲层SL中最下面的一个牺牲层和最上面的一个牺牲层可以比在该最下面的牺牲层和该最上面的牺牲层之间设置的其他牺牲层厚。在一些示范性实施中，绝缘层ILD的厚度可以彼此相等。在一些示范性实施中，一个或一些绝缘层ILD的厚度可以不同于其他绝缘层ILD的厚度。在一些示范性实施中，薄层结构110的最下面的绝缘层ILD可以比设置在其上的牺牲层SL和绝缘层ILD薄。最下面的绝缘层ILD可包括通过热氧化工艺形成的硅氧化物层。

如图14和16所示，竖直结构VS可以形成为穿透薄层结构110。竖直结构VS可以连接到基板10(例如，半导体基板)并可以包括半导体材料或导电材料。

在一些示范性实施中，形成竖直结构VS可包括形成穿透薄层结构110的开口和在开口中分别形成半导体图案。

掩模图案(未示出)可以形成在薄层结构110上，薄层结构110可以利用掩模图案(未示出)作为蚀刻掩模被各向异性地蚀刻以形成开口。在开口下面的基板10的顶表面可以在各向异性蚀刻工艺中被过蚀刻，因此基板10的被开口暴露的顶表面可以凹进预定深度。开口的下部区域的宽度可以小于开口的上部区域的宽度。当从平面图看时，开口可以沿着一个方向布置成一行或者成Z字形。

在开口中形成半导体图案可包括形成暴露出基板10并覆盖开口的侧壁的半导体间隔物，以及在开口中形成连接到基板10的半导体主体部。半导体图案可具有空心管形状或空心通心粉形状。此时，半导体图案可具有封闭的底端。半导体图案可包括硅(Si)、锗(Ge)或其组合。半导体图案可包括掺杂有掺杂剂的半导体或没有掺杂有掺杂剂的本征半导体。半导体图案可具有包括单晶结构、非晶结构或多晶结构中至少一个的晶体结构。竖直结构VS可以包括形成在竖直结构VS的顶端部分中的导电垫。导电垫可以是掺杂有掺杂剂的掺杂区或可以由导电材料形成。

在一些示范性实施中，如图24所示，形成竖直结构VS可以包括形成穿透薄层结构110的开口、形成填充每个开口的下部区域的下部半导体图案LSP、在具有下部半导体图案LSP的每个开口中形成竖直绝缘图案VP、以及在具有竖直绝缘图案VP的每个开口中形成上部半导体图案USP，该上部半导体图案USP连接到下部半导体图案LSP。在此，下部半导体图案LSP可以用作参考图13描述的接地选择晶体管GST的沟道区。下部半导体图案LSP可以由掺杂有与基板10相同导电类型的掺杂剂的半导体材料形成。在一些示范性实施中，下部半导体图案LSP可以是使用外延技术或激光结晶技术并利用基板10作为籽晶形成的外延图案。在此情况下，下部半导体图案LSP可具有单晶结构或可具有多晶结构，该多晶结构具有比通过CVD技术形成的半导体材料大的晶粒尺寸。在一些示范性实施中，下部半导体图案LSP可以由多晶半导体材料(例如，多晶硅)形成。在一些示范性实施中，邻近于下部半导体图案LSP的绝缘图案可以与下部半导体图案LSP的侧壁直接接触。在一些示范性实施中，下部半导体图案LSP可具有穿透最下面的牺牲层SL的柱形状。下部半导体图案LSP的底表面可以设置在比基板10的顶表面低的水平，下部半导体图案LSP的顶表面可以设置在比最下面的牺牲层SL的顶表面高的水平。

在一些示范性实施中，竖直绝缘图案VP可以在形成竖直结构VS之前形成在开口中。竖直绝缘图案VP可包括一个薄层或多个薄层。根据示范性实施，竖直绝缘图案VP可以对应于一部分的数据存储层。数据存储层将在后面参考图26A至26D更详细地描述。

如图16所示，在形成竖直结构VS之后，盖介电层120可以形成在薄层结构110的顶表面上。

如图16和17所示，盖介电层120和薄层结构110可以被图案化以在竖直结构VS之间形成暴露出基板10的沟槽T。

形成沟槽T可以包括在薄层结构110上形成限定出沟槽T的平面位置的掩模图案(未示出)、和利用掩模图案(未示出)作为蚀刻掩模各向异性地蚀刻薄层结构110。

沟槽T可以与竖直结构VS间隔开并可以暴露出牺牲层SL和绝缘层ILD的侧壁。当从平面图看时，沟槽T可具有在第一方向D1上延伸的线形或矩形形状。如上所述，当时从截面图看时，沟槽T可以暴露基板10。基板10的被沟槽T暴露的顶表面可以通过形成沟槽T的过蚀刻工艺被凹进预定深度。在一些示范性实施中，沟槽T可具有倾斜侧壁。

由于形成了沟槽T，薄层结构110可以被分成在第一方向D1上延伸的线形结构(图14)。另外，盖介电图案125可以形成在薄层结构110的每个线形结构上，如图17所示。多个竖直结构VS可以穿透薄层结构110的每个线形结构。

在一些示范性实施中，每个沟槽T可以包括上部区域(参见图1的25U)、下部区域(参见图1的25L)、以及在上部区域和下部区域之间的弯曲区域(参见图1的25B)，类似于参考图1描述的开口25。每个沟槽T可在弯曲区域中具有最大宽度(参见图1的W3)。在一些示范性实施中，沟槽T的弯曲区域可以设置在比最上面的牺牲层SL的底表面高的水平。替换地，沟槽T的弯曲区域可以设置在比最上面的牺牲层SL的顶表面高的水平。

参考图14和18，被沟槽T暴露的牺牲层SL可以被去除以在绝缘层ILD之间形成栅极区GR。

牺牲层SL可以使用相对于绝缘层ILD、竖直结构VS和基板10具有蚀刻选择性的蚀刻配方被各向同性地蚀刻，以形成栅极区GR。此时，牺牲层SL可以通过各向同性蚀刻工艺被完全地去除。例如，在牺牲层SL是硅氮化物层并且绝缘层ILD是硅氧化物层的情况下，牺牲层SL可以使用包括磷酸的蚀刻溶液被各向同性蚀刻。另外，在用于形成栅极区GR的各向同性蚀刻工艺期间，竖直绝缘图案VP可以用作蚀刻停止层。

栅极区GR可以从沟槽T横向地延伸到绝缘层ILD之间并且可以暴露出竖直绝缘图案VP的部分侧壁或竖直结构VS的部分侧壁。换句话说，每个栅极区GR可以由竖直绝缘图案VP的侧壁和竖直地彼此相邻的绝缘层ILD限定。

如图14和19所示，水平绝缘层可以形成为共形地覆盖栅极区GR的内表面。

水平绝缘层可在栅极区GR的内表面上具有基本上均匀的厚度。水平绝缘层可以由一个薄层或多个薄层形成。在一些示范性实施中，水平绝缘层可以是电荷俘获型快闪存储器晶体管的数据存储层的一部分。随后，栅极导电层可以形成为填充具有水平绝缘层的栅极区GR。栅极导电层可以局部地或完全地填充沟槽T。在一些示范性实施中，栅极导电层可以包括被顺序地沉积的阻挡金属层和金属层。例如，阻挡金属层可以包括金属氮化物层，诸如，TiN、TaN或WN。例如，金属层可以包括金属材料，诸如W、Al、Ti、Ta、Co、或Cu。然后，设置在栅极区GR外部的栅极导电层和水平绝缘层可以被去除以在栅极区GR中分别受限制地形成电极EL和水平绝缘图案HP。

由于电极EL形成在栅极区GR中，所以层叠结构ST可以形成在基板10上。每个层叠结构ST可以包括交替地并重复地层叠在基板10上的绝缘层ILD和电极EL。层叠结构ST可以在第一方向D1上延伸，层叠结构ST的侧壁可以通过沟槽T暴露。另外，基板10可以暴露在彼此相邻的层叠结构ST之间。

如图14和20所示，公共源极区CSR可以形成在层叠结构ST之间的沟槽T下面的基板10中。公共源极区CSR可以沿着第一方向D1平行延伸并可以在交叉第一方向D1的第二方向D2上彼此间隔开。掺杂剂可以注入到基板10中以形成公共源极区CSR。公共源极区CSR的导电类型可以不同于基板10的导电类型。

绝缘间隔物SP可以形成为覆盖沟槽T的侧壁。形成绝缘间隔物SP可以包括在具有层叠结构ST的基板10上共形地沉积间隔物层、和在间隔物层上执行回蚀刻工艺以暴露公共源极区CSR。间隔物层可以由绝缘材料形成，沉积的间隔物层的厚度可以小于沟槽T的最小宽度的大约一半。例如，间隔物层可以由硅氧化物层、硅氮化物层、硅氮氧化物层、或具有低介电常数的低k介电层中至少一个形成。

在一些示范性实施中，形成在层叠结构ST的上部的侧壁上的绝缘间隔物SP的厚度可以通过在间隔物层上执行的回蚀刻工艺而减小。换句话说，绝缘间隔物SP的厚度可以朝向最上面的绝缘层ILD的顶表面逐渐地变小。

如图14和21所示，公共源线结构CSP可以形成在具有绝缘间隔物SP的每个沟槽T中。

根据一些示范性实施，在3D半导体存储器件中，公共源线结构CSP可以设置在彼此横向地相邻的电极EL之间，绝缘间隔物SP可以分别设置在公共源线结构CSP和电极EL之间。换句话说，绝缘间隔物SP可以覆盖公共源线结构CSP的侧壁。

在一些示范性实施中，公共源线结构CSP可以使用参考图1至11描述的半导体器件的制造方法中的至少一种形成。换句话说，形成公共源线结构CSP可以包括沉积覆盖沟槽T的内表面的第一钨层141、处理第一钨层141的一部分的表面、和在第一钨层141上沉积完全地填充沟槽T的第二钨层151。

更详细地，如参考图2所描述的，阻挡金属层131和第一钨层141可以顺序地沉积在具有绝缘间隔物SP的沟槽的内表面上。第一钨层141可具有小于沟槽的最小宽度的大约一半的厚度，因此第一钨层141可以在每个沟槽中限定凹进区。凹进区的深度可以大于沟槽的深度的大约一半。换句话说，凹进区的深度可以大于层叠结构ST的厚度(或高度)的大约一半。

然后，如参考图3和4所描述的，表面处理工艺可以在第一钨层141的一部分表面上执行。例如，等离子体处理工艺可以作为表面处理工艺被执行。在等离子体处理工艺之后，第一钨层141可具有被等离子体处理工艺处理的第一表面和没有被等离子体处理工艺处理的第二表面。在此，第一钨层141的第一表面的面积可以根据等离子体的强度和/或沟槽的高宽比而改变。同时，代替表面处理工艺，金属氮化物层可以沉积在第一钨层141的一部分上，如参考图10所描述。

随后，如参考图5所描述的，第二钨层151可以被沉积以完全地填充第一钨层141的凹进区。当第二钨层151被沉积时，钨晶粒的生长速率(即，沉积速率)和尺寸可以根据第一钨层141的表面状态而改变。换句话说，如图25A和25B所示，在沟槽的上部区域中第二钨层151的晶粒可以大于第一钨层141的晶粒。另外，如参考图8A和8B所描述的，在沟槽的上部区域中的第二钨层151的晶粒可以大于在沟槽的下部区域中的第二钨层151的晶粒。在一些示范性实施中，第二钨层151的厚度t2可以大于第一钨层141的厚度t1，如图25A所示。替换地，第二钨层151的厚度t2可以基本上等于第一钨层141的厚度t1，如图25B所示。

如图25A和25B所示，第二钨层151的晶粒可以从第一钨层141的凹进区的侧壁横向地生长，因此公共源线结构CSP可具有在公共源线结构CSP的中心区中的由第二钨层151的晶粒形成的第二界面IF2。另外，公共源线结构CSP也可以具有通过第一钨层141的晶粒与第二钨层151的晶粒之间在尺寸上的差异形成的第一界面IF1。

同时，如图23所示，由于邻近于层叠结构ST的上部的绝缘间隔物SP的厚度朝向层叠结构ST的顶端逐渐地变小，所以公共源线结构CSP可在它的顶表面处具有最大宽度W4。换句话说，公共源线结构CSP可以包括邻近于最上面的绝缘层ILD的上部，公共源线结构CSP的上部的宽度可以朝向盖介电图案125的顶表面逐渐地变大。公共源线结构CSP可在它的底表面处具有最小宽度W2。公共源线结构CSP的底表面可以与公共源极区CSR接触。如图14和22所示，覆盖公共源线结构CSP的顶表面的上部填充绝缘层200可以形成在层叠结构ST上。

位线接触插塞BPLG可以形成为穿透上部填充绝缘层200并可以分别连接到竖直结构VS。然后，在第二方向D2上延伸的位线BL可以形成在上部填充绝缘层200上。位线BL可以连接到位线接触插塞BPLG。另外，公共源线CSL也可以形成在上部填充绝缘层200上。公共源线CSL可以沿着第二方向D2平行于位线BL延伸并可以设置在彼此相邻的位线BL之间。公共源线CSL可以通过公共源极插塞CSPLG电连接到公共源线结构CSP。

将参考图26A至26D详细描述根据发明构思的示范性实施的数据存储层。

根据发明构思的示范性实施，3D半导体存储器件可以是NAND快闪存储器件。例如，在竖直结构VS和层叠结构ST之间的数据存储层DS可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BK。存储在数据存储层DS中的数据可以利用Flower-Nordheim隧穿现象而改变，该Flower-Nordheim隧穿现象由包括半导体材料的竖直结构VS与电极EL之间的电压差所引起。

根据图26A中示出的示范性实施，隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BK可以从电极EL与竖直结构VS之间延伸到绝缘层ILD与竖直结构VS之间。

根据图26B中示出的示范性实施，隧道绝缘层TIL和电荷存储层CIL可以从电极EL与竖直结构VS之间延伸到绝缘层ILD与竖直结构VS之间。阻挡绝缘层BK可以从电极EL与竖直结构VS之间延伸到电极EL的顶表面和底表面上。

根据图26C中示出的示范性实施，隧道绝缘层TIL可以从电极EL与竖直结构VS之间延伸到绝缘层ILD与竖直结构VS之间。电荷存储层CIL和阻挡绝缘层BK可以从电极EL与竖直结构VS之间延伸到电极EL的顶表面和底表面上。

根据图26D中示出的示范性实施，隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BK可以从电极EL与竖直结构VS之间延伸到电极EL的顶表面和底表面上。

在数据存储层DS中，电荷存储层CIL可以包括从由富俘获点(trap site-rich)绝缘层和包括纳米颗粒的绝缘层组成的组中选择出的至少一种，并且可以使用CVD技术或ALD技术形成。例如，电荷存储层CIL可包括俘获绝缘层、浮置栅电极或包含导电纳米点的绝缘层中至少一个。更详细地，电荷存储层CIL可以包括但不限于硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层或层叠的俘获层中至少一个。

隧道绝缘层TIL可以包括具有比电荷存储层CIL的能带隙大的能带隙的材料中的至少一种并且可以通过CVD技术或ALD技术形成。例如，隧道绝缘层TIL可以包括使用CVD技术或ALD技术形成的硅氧化物层。替换地，隧道绝缘层TIL可以包括高k介电层中的至少一个，诸如铝氧化物层和铪氧化物层。

阻挡绝缘层BK可以包括由彼此不同的材料形成的第一和第二阻挡绝缘层。第一和第二阻挡绝缘层之一可以包括其能带隙小于隧道绝缘层TIL的能带隙且大于电荷存储层CIL的能带隙的材料。第一和第二阻挡绝缘层可以通过CVD技术或ALD技术形成。在一些示范性实施中，第一和第二阻挡绝缘层中至少一个可以通过湿式氧化工艺形成。在一些示范性实施中，第一阻挡绝缘层可以包括高k介电层中的至少一个，诸如铝氧化物层和铪氧化物层，第二阻挡绝缘层可以包括其介电常数低于第一阻挡绝缘层的介电常数的材料。在一些示范性实施中，第二阻挡绝缘层可以包括高k介电层中的至少一个，第一阻挡绝缘层可以包括其介电常数低于第二阻挡绝缘层的介电常数的材料。

图27是示出根据发明构思的一些示范性实施的3D半导体存储器件的平面图。图28和29是沿图27的线I-I’和II-II’获得的截面图，以示出根据发明构思的一些示范性实施的制造3D半导体存储器件的方法。图30和31是3D半导体存储器件的一部分的放大截面图，以示出制造3D半导体存储器件的方法。在本示范性实施中，为了便于说明，将省略或简要地提及对于与图14至24的示范性实施中相同的技术特征的描述。

参考图27和28，基板10可以包括单元阵列区CAR、外围电路区PERI和在单元阵列区CAR与外围电路区PERI之间的接触区CTR。在一些示范性实施中，接触区CTR可包括邻近于外围电路区PERI的第一接触区CTR1和邻近于单元阵列区CAR的第二接触区CTR2。外围电路区PERI的基板10可包括由器件隔离层11限定的有源区ACT。

基板10可以包括具有半导体性能的材料(例如，硅晶片)、绝缘材料(例如，玻璃)、或用绝缘材料覆盖的半导体或导体。在一些示范性实施中，基板10可以是具有第一导电类型的硅晶片。

在一些示范性实施中，单元阵列结构可以设置在单元阵列区CAR的基板上，外围逻辑结构可以设置在外围电路区PERI的基板10上。单元阵列结构可具有从基板10的顶表面起的第一高度，外围逻辑结构可具有从基板10的顶表面起的第二高度。第二高度可以小于第一高度。

拾取区10P可以设置在基板10中并且可以邻近于单元阵列结构。当从平面图看时，拾取区10P可以设置为邻近包括在单元阵列结构中的每个层叠结构ST的两端。换句话说，当从平面图看时，拾取区10P可以在第一方向D1上彼此间隔开。拾取区10P可以掺杂有具有与基板10相同的导电类型的掺杂剂。

在一些示范性实施中，外围电路区PERI的外围逻辑结构可包括图12的行解码器2和列解码器4、图12的页面缓冲器3、以及图12的控制电路5。换句话说，外围逻辑结构可包括NMOS和PMOS晶体管、电阻器、以及电容器，它们电连接到单元阵列结构。

更详细地，有源区ACT可以由形成在外围电路区PERI的基板10中的器件隔离层11限定。外围栅电极PG可以设置在外围电路区PERI中的有源区ACT上，源/漏极掺杂区可以形成在外围栅电极PG的两侧处的有源区ACT中。栅绝缘层可以设置在外围栅电极PG和有源区ACT之间。另外，电阻器图案PR可以设置在外围电路区PERI的基板上。

外围栅电极PG可以由掺杂有掺杂剂的多晶硅形成或可以由其功函数高于掺杂有掺杂剂的多晶硅的功函数的导电材料形成。例如，具有高的功函数的导电材料可以包括金属(例如，钼)或导电金属氮化物(例如，钛氮化物、钽氮化物、钨氮化物、或钛铝氮化物)中至少一个。栅绝缘层可以包括氧化物、氮化物、氮氧化物或高k介电材料(例如，绝缘金属氧化物，诸如铪氧化物或铝氧化物)中至少一个。源/漏极掺杂区的导电类型可以不同于有源区ACT的导电类型。

在一些示范性实施中，单元阵列结构可以包括参考图15至26描述的层叠结构ST和竖直结构VS。竖直结构VS可穿透层叠结构ST。在一些示范性实施中，层叠结构ST可包括第一层叠结构ST1和第二层叠结构ST2，该第一层叠结构ST1包括竖直层叠在基板10上的多个第一电极EL1，该第二层叠结构ST2包括竖直层叠在第一层叠结构ST1上的多个第二电极EL2。绝缘层ILD可以设置在第一电极EL1之间和在第二电极EL2之间。

层叠结构ST可以从单元阵列区CAR延伸到接触区CTR中。层叠结构ST可具有在接触区CTR中的阶梯式结构，以将电极EL1和EL2电连接到外围逻辑结构。换句话说，在接触区CTR中的层叠结构ST的竖直高度可以随着离开单元阵列区CAR的距离减小而增大。即，层叠结构ST可具有在接触区CTR中的倾斜轮廊。

更详细地，第一电极EL1的端部分可以设置在第一接触区CTR1的基板10上，第一层叠结构ST1可在第一接触区CTR1中具有阶梯式结构。第一电极EL1的面积可随着从基板10的顶表面起的竖直距离增大而减小。第二电极EL2的端部分可以设置在第二接触区CTR2的基板10上，第二层叠结构ST2可在第二接触区CTR2中具有阶梯式结构。在此，第二电极EL2的最大长度可以小于第一电极EL1的最小长度。第二电极EL2的面积可随着从基板10的顶表面起的竖直距离增大而减小。

在一些示范性实施中，竖直结构VS可以穿透层叠结构ST以连接到基板10。竖直结构VS可包括半导体材料和导电材料。在示范性实施中，当从平面图看时，穿透一个层叠结构ST的竖直结构VS可以布置成一行。在示范性实施中，当从平面图看时，穿透一个层叠结构ST的竖直结构VS可以布置成Z字形。

如参考图19至22所描述的，绝缘间隔物SP和公共源线结构CSP可以设置在沿第一方向D1延伸的层叠结构ST之间。换句话说，绝缘间隔物SP和公共源线结构CSP可以在第一方向D1上延伸。

在一些示范性实施中，上部填充绝缘层200可以通过覆盖层叠结构ST和外围逻辑结构的方式形成在基板10的整个顶表面上。上部填充绝缘层200可具有平坦化的顶表面并可以覆盖层叠结构ST的端部分。上部填充绝缘层200可以包括一个绝缘层或多个层叠绝缘层。

至少一个图案化工艺可以在上部填充绝缘层200上执行以形成第一接触区CTR1的下接触孔LH、第二接触区CTR2的上接触孔UH、以及外围电路区PERI的外围接触孔PH。下接触孔LH可以分别暴露出部分的第一电极EL1，上接触孔UH可以分别暴露出部分的第二电极EL2。在一些示范性实施中，上接触孔UH可以在形成下接触孔LH和外围接触孔PH之前形成。由于层叠结构ST具有阶梯式结构，上接触孔UH和下接触孔LH可以局部地暴露设置在彼此不同的高度处的电极EL1和EL2。换句话说，上接触孔UH和下接触孔LH的深度可以彼此不同。

外围接触孔PH可以穿透上部填充绝缘层200以暴露出部分的外围逻辑结构。外围接触孔PH可以局部地暴露源/漏极掺杂区、外围栅电极PG和/或电阻器图案PR。

另外，下接触孔LH、上接触孔UH和外围接触孔PH每个可以包括上部区域、下部区域、以及在上部区域和下部区域之间的弯曲区域，类似于参考图1描述的开口25。下接触孔LH、上接触孔UH和外围接触孔PH每个可在它的弯曲区域中具有最大宽度。

如图29所示，第一接触插塞PLG1可以形成在下接触孔LH中，第二接触插塞PLG2可以形成在上接触孔UH中。同时，外围接触插塞CP可以形成在外围电路区PERI的外围接触孔PH中。

形成第一和第二接触插塞PLG1和PLG2以及外围接触插塞CP可以包括形成填充上接触孔和下接触孔及外围接触孔的导电层、以及在导电层上执行平坦化工艺直到上部填充绝缘层200的顶表面被暴露。因此，第一接触插塞PLG1和第二接触插塞PLG2的顶表面可以与外围接触插塞CP的顶表面基本上共面。

在一些示范性实施中，形成填充上接触孔UH、下接触孔LH和外围接触孔PH的导电层可以包括沉积覆盖接触孔UH、LH及PH的内表面的第一钨层41、在第一钨层41的一部分表面上执行表面处理工艺、以及在第一钨层41上沉积完全地填充接触孔UH、LH及PH的第二钨层51，如参考图1至11所描述的。

更详细地，如图30所示，阻挡金属层31和第一钨层41可以顺序地沉积在上接触孔UH、下接触孔LH及外围接触孔PH中。此时，第一钨层41可以在每个接触孔UH、LH和PH中限定凹进区。

然后，如参考图3和4所描述的，表面处理工艺可以在一部分的第一钨层41上执行。在一些示范性实施中，作为表面处理工艺的等离子体处理工艺可以在部分的第一钨层41上执行。在一些示范性实施中，代替表面处理工艺，金属氮化物层可以沉积在形成在接触孔UH、LH和PH的上部区域中的部分的第一钨层41上，如参考图10所描述。

在一些示范性实施中，表面处理工艺可以在具有不同竖直深度的接触孔UH、LH和PH中形成的第一钨层41上同时执行。因此，如图30所示，分别设置在上接触孔UH、下接触孔LH及外围接触孔PH中的第二表面S2的面积可以彼此不同。第二表面S2对应于第一钨层41的没有被表面处理工艺处理的表面，如上文所述。例如，由于在等离子体处理工艺期间等离子体向下供应到接触孔UH、LH及PH的上部区域，接触孔UH、LH及PH的等离子体到达深度可以基本上彼此相等，即使接触孔UH、LH及PH的深度彼此不同。因此，分别设置在上接触孔UH、下接触孔LH及外围接触孔PH中的第一表面S1的面积可以基本上彼此相似。第一表面S1对应于第一钨层41的被表面处理工艺处理的表面。

随后，如图31所示，第二钨层51可以被沉积以填充第一钨层41的凹进区。当第二钨层51被沉积时，钨晶粒的生长速率(即，沉积速率)和尺寸可以根据第一钨层41的表面状态而改变。换句话说，沉积在第一钨层41的被等离子体处理的第一表面S1上的第二钨层51的晶粒可以大于第一钨层41的晶粒。第二钨层51的晶粒可以从第一钨层41的凹进区的侧壁横向地生长。第二钨层51的横向生长晶粒可以彼此接触以在第一及第二接触插塞PLG1及PLG2和外围接触插塞CP的中心区中形成第二界面IF2。

在一些示范性实施中，填充上接触孔UH中的一个的第二接触插塞PLG2的上部的第二钨层51的晶粒尺寸可以基本上等于填充所述一个上接触孔UH的第二接触插塞PLG2的下部的第二钨层51的晶粒尺寸，如参考图8A和8C所描述的。填充下接触孔LH中的一个的第一接触插塞PLG1的上部的第二钨层51的晶粒尺寸可以大于填充所述一个下接触孔LH的第一接触插塞PLG1的下部的第二钨层51的晶粒尺寸，如参考图8A和8B所描述的。填充外围接触孔PH中的一个的外围接触插塞CP的上部的第二钨层51的晶粒尺寸可以大于填充所述一个外围接触孔PH的外围接触插塞CP的下部的第二钨层51的晶粒尺寸，如参考图8A和8C所描述的。

如图27和29所示，随后，位线BL可以形成为在单元阵列区CAR中交叉层叠结构ST。位线BL可以在第二方向D2上延伸。位线BL可以通过位线接触插塞BPLG电连接到竖直结构VS。第一连接线CL1可以形成在第一接触区CTR1中，第二连接线CL2可以形成在第二接触区CTR2中。多个外围电路互连ICL可以形成在外围电路区PERI的上部填充绝缘层200上。外围电路互连ICL可从外围电路区PERI延伸到单元阵列区CAR中。在一些示范性实施中，外围电路互连ICL可以将外围电路区PERI的外围逻辑电路电连接到单元阵列区CAR的存储单元。每个外围电路互连ICL可以电连接到外围接触插塞CP之一。在一些示范性实施中，导电层可以沉积在上部填充绝缘层200上，沉积的导电层可以被图案化以形成位线BL、第一和第二连接线CL1和CL2、以及外围电路互连ICL。

图32是示出根据发明构思的一些示范性实施的3D半导体存储器件的示意框图。

如图32所示，根据示范性实施的3D半导体存储器件可以包括外围逻辑结构PS和单元阵列结构CS。单元阵列结构CS可以层叠在外围逻辑结构PS上。换句话说，当从平面图看时，单元阵列结构CS可以与外围逻辑结构PS交叠。

在一些示范性实施中，外围逻辑结构PS可以包括参考图12描述的行和列解码器2和4、页面缓冲器3、以及控制电路5。单元阵列结构CS可以包括存储块BLK1至BLKn，其中每个存储块对应于数据擦除单元。存储块BLK1至BLKn的每个可以包括层叠在由第一方向D1和第二方向D2限定的平面上并沿着第三方向D3延伸的结构。存储块BLK1至BLKn的每个可以包括具有3D结构(或竖直结构)的存储单元阵列。存储单元阵列可以包括多个三维布置的存储单元以及电连接到存储单元的字线和位线，其参考图13被描述。

图33是示出根据发明构思的一些示范性实施的3D半导体存储器件的平面图。图34为沿图33的线I-I’获得的截面图。图35是示出图34的连接插塞的放大截面图。在本示范性实施中，为了便于说明，将省略或简要地提及对于与图15至27的示范性实施中相同的技术特征的描述。

如图33和34所示，外围逻辑结构PS和单元阵列结构CS可以顺序地层叠在基板10上。换句话说，外围逻辑结构PS可以设置在基板10和单元阵列结构CS之间。当从平面图看时，外围逻辑结构PS可以与单元阵列结构CS交叠。

外围逻辑结构PS可以包括图12的行和列解码器2和4、页面缓冲器3、以及控制电路5。换句话说，外围逻辑结构PS可包括NMOS和PMOS晶体管、电阻器、以及电容器，它们电连接到单元阵列结构CS。外围逻辑结构PS的外围电路可以形成在基板10的整个顶表面上。另外，基板10可包括掺杂有N型掺杂剂的N阱区NW和掺杂有P型掺杂剂的P阱区PW。有源区可以通过器件隔离层11限定在N阱区NW和P阱区PW中。

外围逻辑结构PS可以包括外围栅电极PG、在每个外围栅电极PG的两侧处的源/漏极区、外围接触插塞CP、外围电路互连ICL、和覆盖外围电路的下部填充绝缘层90。详细地，PMOS晶体管可以形成在N阱区NW上，NMOS晶体管可以形成在P阱区PW上。外围电路互连ICL可以通过外围接触插塞CP电连接到外围电路。例如，外围接触插塞CP和外围电路互连ICL可以电连接到NMOS和PMOS晶体管。

下部填充绝缘层90可以覆盖外围电路、外围接触插塞CP和外围电路互连ICL。下部填充绝缘层90可以包括多个层叠的绝缘层。

单元阵列结构CS可以设置在下部填充绝缘层90上并可以包括水平半导体层100、层叠结构ST和竖直结构VS。

水平半导体层100可以形成在覆盖外围电路的下部填充绝缘层90上。换句话说，水平半导体层100的底表面可以与下部填充绝缘层90接触。水平半导体层100可以包括单元阵列区CAR和邻近于单元阵列区CAR的接触区CTR。

水平半导体层100可以由半导体材料形成。例如，水平半导体层100可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)、或其任意组合。另外，水平半导体层100可以包括掺杂有第一导电类型的掺杂剂的半导体和/或没有掺杂有掺杂剂的本征半导体。水平半导体层100可具有包括单晶结构、非晶结构或多晶结构中至少一个的晶体结构。

层叠结构ST可以在水平半导体层100上沿第一方向D1平行延伸并可以在第二方向D2上彼此间隔开。每个层叠结构ST可以包括竖直地层叠在水平半导体层100上的电极EL以及设置在电极EL之间的绝缘层ILD。绝缘层ILD的厚度可以根据半导体存储器件的特性而改变。在一些示范性实施中，最下面的绝缘层ILD可以比其他绝缘层ILD薄。在一些示范性实施中，一个或一些绝缘层ILD可以比其他绝缘层ILD厚。

层叠结构ST可具有用于将电极EL电连接到外围逻辑结构PS的阶梯式结构，阶梯式结构可以设置在接触区CTR中。上部填充绝缘层200可以设置在水平半导体层100上以覆盖具有阶梯式结构的电极EL的端部分。盖绝缘层205可以覆盖层叠结构ST和上部填充绝缘层200。位线BL可以设置在盖绝缘层205上并可以在第二方向D2上延伸以交叉层叠结构ST。位线BL可以通过位线接触插塞BPLG电连接到竖直结构VS。

竖直结构VS可以穿透每个层叠结构ST以连接到水平半导体层100。在一些示范性实施中，竖直结构VS可以包括半导体材料。竖直结构VS的底表面可以设置在水平半导体层100的顶表面和底表面之间的水平处。接触垫可以设置在竖直结构VS的顶端部分中并可以连接到位线接触插塞BPLG。

数据存储层DS可以设置在竖直结构VS和层叠结构ST之间。数据存储层DS可以包括穿透层叠结构ST的竖直绝缘图案VP以及从电极EL与竖直绝缘图案VP之间延伸到电极EL的顶表面和底表面上的水平图案HP，如参考图19所描述的。

公共源极区CSR可以设置在水平半导体层100中。每个公共源极区CSR可以设置在彼此相邻的层叠结构之间的水平半导体层100中。公共源极区CSR可以在平行于层叠结构ST的第一方向D1上延伸。公共源极区CSR可以通过用第二导电类型的掺杂剂掺杂水平半导体层100而形成。例如，公共源极区CSR可以掺杂有N型掺杂剂(例如，砷(As)或磷(P))。

公共源极结构CSP可以连接到每个公共源极区CSR，侧壁绝缘间隔物SP可以设置在公共源极结构CSP和层叠结构ST之间。在一些示范性实施中，公共源极结构CSP可以在第一方向D1上延伸，侧壁绝缘间隔物SP也可以在第一方向D1上在公共源极结构CSP和层叠结构ST之间延伸。在一些示范性实施中，侧壁绝缘间隔物SP可以填充彼此相邻的层叠结构ST之间的空间，公共源极结构CSP可以穿透侧壁绝缘间隔物SP以局部地连接到公共源极区CSR。在一些示范性实施中，形成公共源极结构CSP可以包括沉积覆盖沟槽的内表面的第一钨层、在一部分的第一钨层上执行表面处理工艺、以及在第一钨层上沉积完全地填充沟槽的第二钨层，如参考图19至22所描述的。

拾取区10P可以设置在接触区CTR中的水平半导体层100中。拾取区10P可以邻近于每个层叠结构ST的两端。换句话说，拾取区10P可以在第一方向D1上彼此间隔开。拾取区10P可以通过用第一导电类型的掺杂剂掺杂部分的水平半导体层100而形成。换句话说，拾取区10P可具有与水平半导体层100相同的导电类型，拾取区10P的掺杂剂浓度可以高于水平半导体层100的掺杂剂浓度。

用于将单元阵列结构CS电连接到外围逻辑结构PS的互连结构可以设置在构成阶梯式结构的层叠结构ST的端部分上。互连结构可以包括接触插塞PLG和连接线CL。接触插塞PLG可以穿透覆盖层叠结构ST的端部分的上部填充绝缘层200，并可以分别连接到电极EL的端部分。连接线CL可以设置在上部填充绝缘层200上以连接到接触插塞PLG。接触插塞PLG的竖直长度可以随着离开单元阵列区的距离减小而阶梯式减小。

拾取接触插塞PPLG可以穿透上部填充绝缘层200以分别连接到拾取区10P。拾取接触插塞PPLG的顶表面可以与接触插塞PLG的顶表面基本上共面。拾取接触插塞PPLG可以通过阱导电线PCL和连接插塞CPLG电连接到外围逻辑结构PS。

连接插塞CPLG可以将单元阵列结构CS电连接到外围逻辑结构PS。连接插塞CPLG可以穿透上部填充绝缘层200和水平半导体层100以连接到外围逻辑结构PS的外围电路互连ICL。绝缘间隔物SSP可以围绕连接插塞CPLG以将连接插塞CPLG与水平半导体层100电绝缘。

如图35所示，导电层可以形成为填充穿透上部填充绝缘层200和水平半导体层100以暴露出外围电路互连ICL的通孔，然后，可以在导电层上执行平坦化工艺以形成连接插塞CPLG。在此，形成填充通孔的导电层可以包括顺序地沉积覆盖通孔的内表面的阻挡金属层31和第一钨层41、对一部分的第一钨层41执行表面处理工艺、和在第一钨层41上沉积完全地填充沟槽的第二钨层，如参考图2至4所描述的。另外，在形成导电层之前，绝缘间隔物SSP可以形成在通孔中以暴露外围电路互连ICL。

在沉积第二钨层51之前，第一钨层41可具有被表面处理工艺处理的第一表面S1和没有被表面处理工艺处理的第二表面S2。沉积在第一表面S1上的第二钨层51的晶粒可以大于第一钨层41的晶粒。第二钨层51的晶粒可以从由第一钨层41限定的凹进区的侧壁横向地生长，因此第二界面IF2可以在连接插塞CPLG的中心区中由第二钨层51的进行彼此接触的晶粒形成。在连接插塞CPLG的上部中的第二钨层51的晶粒可以大于在连接插塞CPLG的下部中的第二钨层51的晶粒，如参考图8A和8B所描述的。

图36是示出根据公开的主题的一些示范性实施的半导体存储器件的截面图。

如图36所示，基板10可包括单元阵列区CAR和外围电路区PERI。存储单元可以形成在单元阵列区CAR中，控制存储单元的外围电路可以形成在外围电路区PERI中。

在单元阵列区CAR的基板10上的每个存储单元可以包括选择元件和数据存储元件。在一些示范性实施中，选择元件可以是MOS晶体管或二极管。在一些示范性实施中，数据存储元件可以是电容器或可变电阻器。外围电路(NMOS和/或PMOS晶体管、二极管和/或电阻器)可以形成在外围电路区PERI的基板10上。

在一些示范性实施中，字线(未示出)和交叉字线的位线BL可以形成在单元阵列区CAR的基板10上，数据存储元件可以分别形成在字线和位线BL的交叉点处。在一些示范性实施中，数据存储元件可以包括电容器CAP，该电容器CAP包括底电极BE、顶电极TE和在底电极BE与顶电极TE之间的介电层DI。

位线BL可以设置在单元阵列区CAR的基板10上以交叉字线(未示出)。位线BL可以电连接到一些源/漏极区。下部填充绝缘层150可以覆盖位线BL，接触插塞BC可以形成在下部填充绝缘层150中。接触插塞BC可以将数据存储元件电连接到其他源/漏极区。接触垫PAD可以分别形成在接触插塞BC上。接触垫PAD可以增大接触插塞BC与形成在接触垫PAD上的底电极BE之间的接触面积。

外围电路，例如，晶体管TR，可以形成在外围电路区PERI的基板10上。详细地，器件隔离层11可以形成在外围电路区PERI到外围有源区的基板10中，外围栅电极PG可以形成为跨越外围有源区，源/漏极掺杂区可以形成在每个外围栅电极PG的两侧的外围有源区中。另外，接触插塞可以形成为连接到源/漏极区和外围栅电极PG。

下部填充绝缘层150可以覆盖单元阵列区CAR的字线(未示出)和位线BL以及外围电路区PERI的晶体管TR。

在单元阵列区CAR中，电容器CAP的底电极BE可以分别形成在接触垫PAD上。在形成底电极BE之后，介电层DI可以形成为共形地覆盖底电极BE的表面。顶电极TE可以形成在介电层DI上。底电极BE可具有圆柱形状或柱形状。顶电极TE可以形成在介电层DI上以覆盖多个底电极TE。另外，顶电极TE可以填充圆柱形底电极BE的在其中形成介电层DI的内部空间。

在一些示范性实施中，电容器CAP的电容可以与底电极BE的表面积成比例，因此底电极BE的高度可以增大以在有限的区域中增加底电极BE的表面积。换句话说，底电极BE的高宽比(即，高度与宽度的比)可以随着电容器CAP的电容增大而增大。由于底电极BE的高度增大，外围电路区PERI的上部填充绝缘层200可具有等于或大于电容器CAP的高度的厚度。结果，电连接到外围电路区PERI的晶体管TR的外围接触插塞CP可具有大的高宽比。

在一些示范性实施中，形成外围接触插塞CP可以包括：形成穿透上部填充绝缘层200的接触孔以暴露出外围电路区PERI的接触垫PAD的一部分、顺序地沉积覆盖接触孔的内表面的阻挡金属层31和第一钨层41、在一部分的第一钨层41上执行表面处理工艺、以及在第一钨层41上沉积完全地填充接触孔的第二钨层51，如参考图1至11所描述的。在此，接触孔的高度可以大于电容器的高度。例如，接触孔可具有大约5:1至大约20:1的大的高宽比。在一些示范性实施中，当从平面图看时，接触孔可具有基本圆形。另外，接触孔可以包括在其中宽度增大的弯曲区域，如参考图1所描述的。

在沉积第二钨层51之前，第一钨层41可具有被表面处理工艺处理的第一表面S1和没有被表面处理工艺处理的第二表面S2。沉积在第一表面S1上的第二钨层51的晶粒可以大于第一钨层41的晶粒。第二钨层51的晶粒可以从由第一钨层41限定的凹进区的侧壁横向地生长，因此第二界面IF2可以在外围接触插塞CP的中心区中由第二钨层51的进行彼此接触的晶粒形成。在外围接触插塞CP的上部中的第二钨层51的晶粒可以大于在外围接触插塞CP的下部中的第二钨层51的晶粒，如参考图8A和8B所描述的。

根据公开的主题的示范性实施，连接结构可以通过在具有大的高宽比的开口的内壁上沉积导电材料而形成。在此，第一钨层可以被沉积，然后可以在沉积在开口的上部中的第一钨层的一部分上执行表面处理工艺。随后，第二钨层可以沉积在第一钨层上以填充开口。当第二钨层被沉积时，在开口的上部区域中的钨晶粒的生长速率可以低于在开口的下部区域中的钨晶粒的生长速率。因此，具有大的高宽比的开口可以用钨层完全地填充而没有接缝或空隙。结果，具有大的高宽比的连接结构的电阻可以减小以提高半导体器件的电可靠性。

虽然上文已经参考示范性实施描述了公开的主题的示范性实施，然而对于本领域技术人员而言显然的是在不脱离示范性实施的精神和范围的情况下，可以作出不同变化和改进。因此，应当理解，上述示范性实施不是限制，而是说明性的。因此，示范性实施的范围通过权利要求书及它们的等价物的最宽可允许解释来确定，而不应受到上述描述的限制或约束。

本申请要求于2015年8月28日向韩国专利局提交的韩国专利申请第10-2015-0121910的优先权，其全部内容通过引用结合在此。