连接件形成方法和封装的半导体器件与流程

本发明的实施例总体涉及半导体领域，更具体地，涉及连接件形成方法和封装的半导体器件。

背景技术：

半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过以下步骤来制造半导体器件：在半导体衬底上方相继沉积绝缘或介电材料层、导电材料层和半导体材料层；以及使用光刻来图案化各个材料层，以在衬底上形成电路组件和部件。通常，在单个半导体晶圆上制造数十或数百个集成电路。通过沿着划线锯切集成电路来切割单独的管芯。然后，以多芯片模式或以其他封装类型来单独地封装单独的管芯。

通过不断减小最小特征尺寸，半导体工业不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度，这允许更多组件集成到给定面积中。在一些应用中，这些更小的电子部件还需要比过去的封装占用更小面积的更小的封装。

一种用于已经开发的半导体器件的更小的封装是晶圆级封装(wlp)，其中，集成电路被封装到通常包括再分布层(rdl)或后钝化互连件(ppi)的封装件中，该再分布层或后钝化互连件用于将封装件的接触焊盘的引线扇出，使得可以在比集成电路的接触焊盘更大的间距上制造电接触件。例如，wlp通常用于封装要求高速度、高密度和更多的引脚数的集成电路(ic)。连接件可以被连接至封装件的接触焊盘以连接至器件或物体。

技术实现要素：

根据本发明的一个方面，公开了一种形成连接件的方法，所述方法包括：在互连结构上方形成第一光刻胶层；将所述第一光刻胶层图案化具有用于连接件的第一部分的图案；穿过图案化的所述第一光刻胶层来镀第一金属层以形成所述连接件的所述第一部分，所述连接件的所述第一部分包括第一宽度；在所述互连结构和所述连接件的所述第一部分上方形成第二光刻胶层；将所述第二光刻胶层图案化具有用于连接件的第二部分的图案；以及穿过图案化的所述第二光刻胶层来镀第二金属层以在所述连接件的所述第一部分上方形成所述连接件的所述第二部分，所述连接件的所述第二部分包括第二宽度，所述第二宽度小于所述第一宽度。

根据本发明的另一方面，公开了一种在封装的半导体器件上形成连接件的方法，所述方法包括：提供封装的半导体器件，所述封装的半导体器件包括集成电路管芯、设置在所述集成电路管芯周围的模制材料以及设置在所述集成电路管芯和所述模制材料上方的互连结构；在所述互连结构的绝缘材料层中形成多个开口，其中，所述多个开口的每个均设置在所述互连结构的连接件安装区域上方，其中，所述连接件安装区域的每个包括所述互连结构的导电部件，包括第一宽度，并且具有基本上平坦的表面；以及使用镀法工艺在所述连接件安装区域的每个上方形成连接件，其中，所述连接件包括第二宽度，并且所述第二宽度小于所述第一宽度。

根据本发明的又一方面，公开了一种封装的半导体器件，包括：集成电路管芯；设置在所述集成电路管芯周围的模制材料；互连结构，设置在所述集成电路管芯和所述模制材料上方；以及多个连接件，设置在所述互连结构上方，其中所述多个连接件的每个通过所述互连结构的绝缘材料耦合至所述互连结构的导电部件，其中所述多个连接件的每个包括接近所述互连结构且具有第一宽度的第一部分和耦合至所述第一部分且具有第二宽度的第二部分，其中，所述第二宽度小于所述第一宽度。

附图说明

图1、图2、图3a、图3b、图4a、图4b、图5和图6是根据本发明的一些实施例的示出形成连接件的方法的在各个制造阶段的封装的半导体器件的部分的截面图。

图7至图12是根据一些实施例的示出形成连接件的方法的在各个制造阶段的封装的半导体器件的部分的截面图。

图13是根据一些实施例的示出连接件的封装的半导体器件的部分的截面图。

图14是示出包括连接件的根据一些实施例的封装的半导体器件的截面图。

图15是示出包括连接件的根据一些实施例的封装的半导体器件的截面图。

图16示出了包括连接件的根据一些实施例的叠层封装件(pop)器件的截面图。

图17和图18示出了根据一些实施例的在此描述的连接件的透视图。

图19是根据一些实施例的示出形成连接件的方法的流程图。

图20是根据本发明的一些实施例的形成在封装的半导体器件上的连接件的方法的流程图。

图21至图23是根据本发明的一些实施例示出的封装半导体器件的方法的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触而形成的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个部件或部件与另一个(或另一些)部件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。

在本发明中公开了形成连接件和包括连接件的封装的半导体器件的方法。在一些实施例中，在具有基本上平坦表面的连接件安装区域上方使用镀工艺形成连接件，这防止在光刻工艺期间的显影不足。在一些实施例中，连接件在其接近于互连结构(其上形成互连结构)的底部处比其顶部处更宽，这提供了更宽的焊料桥接点形成工艺窗口。公开了利用可以用于将一个衬底附接至另一衬底的目的的连接件的一些实施例，其中每一个衬底都可以是管芯、晶圆、印刷电路板、封装衬底等，从而允许管芯-管芯、晶圆-管芯、晶圆-晶圆、管芯或晶圆-印刷电路板或封装衬底型的封装等。在通篇的多个示图和示例性实施例中类似的参考数字用于表示类似的部件。

在一些实施例中，在用于半导体器件的封装工艺中并且在随后的用于封装件的连接件形成期间使用一个或多个载体102。首先参考图1、图2、图3a、图3b、图4a、图4b、图5和图6，其是在连接件形成工艺的各个阶段的封装的半导体器件100的部分的截面图。在一些实施例中，模制材料108和在模制材料108内的部件首先形成在载体102上方，互连结构110形成在模制材料108和在模制材料108内的部件上方，然后连接件140(参见图6)形成在互连结构110上方。封装工艺和连接件140形成工艺的顺序可以变化并且也可以包括处理步骤的其他顺序，这里将进一步地描述一些步骤。

为了封装半导体器件，提供载体102，如图1中示出。衬底102可包括玻璃载体衬底、陶瓷载体衬底、诸如半导体晶圆的晶圆或胶带等。例如，在一些实施例中，在封装工艺和/或连接件140形成工艺之后随后去除载体102。载体102可以包括形成于其上的可以包括聚合物基的材料的释放层(未示出)。释放层连同载体102可以从将在随后的工艺步骤中形成的上覆结构去除。在一些实施例中，释放层可以包括基于环氧树脂的热释放材料，该材料在被加热时失去其粘性，诸如光热转换(lthc)释放涂层。在其他实施例中，释放层可以包括紫外(uv)胶，当紫外(uv)胶暴露于uv光时，失去其粘性。释放层可以以液体进行分配并且被固化，并且可以是层压在载体102上的层压膜等。可以在释放层上方形成或分配粘合剂(也未示出)。粘合剂可以包括管芯附接膜(daf)、胶、聚合物材料等。

在载体102上方形成多个通孔106。只在图1中示出两个通孔106；然而，在封装的半导体器件100中可以包括数百或数千个通孔106。在一些实施例中通过镀法形成通孔106。也可以利用消减蚀刻技术，通过在载体102上方形成导电材料，并且使用光刻工艺图案化载体材料来形成通孔106。还可以使用其他方法形成通孔106。例如，可以放置多个通孔106中的每一个，使得这些通孔连接至互连结构110的导电部分，诸如随后将形成的导线112和/或导电通孔114。在一些实施例中，未包括多个通孔106，这里将进一步地描述。

在一些实施例中，为了使用镀法工艺形成多个通孔106，晶种层(未示出)形成在载体102上方(例如，在设置在载体102上方的释放膜和/或粘合剂的上方)。晶种层包括金属层，其可以是单层或包括由不同的材料形成的多个子层的复合层。在一些实施例中，该晶种层包括钛层和设置钛层上方的铜层。可以使用例如旋涂、物理汽相沉积(pvd)等形成晶种层。

然后，牺牲层材料(也未示出)形成在晶种层上并且被图案化。例如，牺牲层材料可以包括光敏材料，诸如光刻胶或对光敏感的绝缘体。牺牲层材料可以通过旋涂等形成，并且可以通过将牺牲材料暴露于从其上具有期望图案的图案化的光刻掩模处反射或传输通过的光或能量。在一些实施例中，牺牲材料的图案对应于用于将形成在载体102上方的通孔106的图案。牺牲材料的图案化形成通过牺牲材料的开口，使得晶种层的各部分暴露。

导电材料形成在牺牲材料的开口内并且形成在晶种层的暴露的部分上，从而形成通孔106。导电材料由诸如电镀或化学镀的镀工艺形成。导电材料可以包括金属，诸如铜、钛、钨、铝、它们的合金或多层等。

然后，去除牺牲层和晶种层中其上没有形成导电材料的部分。可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)来去除牺牲层。蚀刻工艺也可以用于去除牺牲层，例如，在光敏绝缘材料用于牺牲材料的一些实施例中。在去除牺牲层之后，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)，去除晶种层的暴露的部分。例如，去除设置在牺牲层下面的晶种层。晶种层和导电材料的剩余部分形成图1中示出的通孔106。例如，在一些实施例中，通孔106为封装的半导体器件100提供垂直的电连接。

也如图1中示出，一个或多个集成电路管芯104然后连接至载体102。例如，在一些实施例中，集成电路管芯104通过设置在载体102上的粘合剂或释放膜而附接至载体102。在一些实施例中，daf或粘合剂152施加至集成电路管芯104的底部表面或施加在载体102上，然后集成电路管芯104使用daf或粘合剂152附接至载体102。集成电路管芯104可以包括具有形成在其内或其上的电路的衬底。衬底可以包括例如掺杂的或未掺杂的块状硅或绝缘体上半导体(soi)衬底的有源层。集成电路管芯104的衬底的电路可以是用于特定应用的任何类型的电路。集成电路管芯104可以包括逻辑、存储器、处理器或其他类型的器件。例如，形成在集成电路管芯104的衬底内或上面的电路可以包括被互连为执行一种或多种功能的各种n型金属氧化物半导体(nmos)和/或p型金属氧化物半导体(pmos)器件，诸如，晶体管、电容器、电阻器、二极管、光电二极管、熔丝等。这些功能可以包括存储结构、逻辑结构、处理结构、传感器、放大器、功率分配、输入/输出电路等。本领域的普通技术人员将理解，为了示例性目的提供以上实例，以进一步解释一些示例性实施例的应用但并不意味着以任何方式限制本发明。可以适当使用其他电路以用于给定应用。通常通过在半导体晶圆上形成多个集成电路管芯104，并且沿着切割线分割单独的集成电路管芯104来制造集成电路管芯104。

模制材料108设置在通孔106和集成电路管芯104的上方和周围，也在图1中示出。例如，在一些实施例中，模制材料108密封通孔106和集成电路管芯104。作为实例，模制材料108可包括由绝缘材料(诸如环氧树脂、填充材料、应力释放剂(sra)、助粘剂、其他的材料或它们的组合)组成的模塑料。在一些实施例中，模制材料108包括液体或胶体(当施加时)，使得该模制材料在通孔106和集成电路管芯104之间和周围流动。然后，模制材料108被固化或允许被干燥，使得该模制材料形成固体。在一些实施例中，可以在模制材料108的固化工艺和等离子体处理工艺期间施加模塑料夹具。在一些实施例中，在沉积时，模制材料108在通孔106和集成电路管芯104的顶部表面上方延伸。在施加模制材料108之后，使用诸如化学机械抛光(cmp)工艺、研磨工艺和/或蚀刻工艺或它们的组合的平坦化工艺来去除模制材料108的顶部。还可以使用其他方法来平坦化模制材料108。还可以在模制材料108的平坦化工艺期间去除通孔106和集成电路管芯104的顶部。在一些实施例中，可以控制施加的模制材料108的量，使得通孔106和集成电路管芯104的顶部表面暴露。还可以使用其他方法来形成模制材料108。

接着，在一些实施例中，在模制材料108上方顺序地形成互连结构110的一个或多个导电材料层和绝缘材料层116。例如，如图1中示出，可以在经过平坦化的模制材料108、通孔106和集成电路管芯104上方形成互连结构110。例如，形成在绝缘材料层116内的互连结构110的导电部件可以包括导线112、导电通孔114、置放(landing)焊盘115和/或可包括与所述通孔106类似的导电材料和/或形成方法的其他类型的部件。

例如，在一些实施例中，互连结构110可以包括再分布层(rdl)或钝化后互连(ppi)。例如，互连结构110可以包括扇出式引线，其中互连结构110的各置放焊盘115间隔得更远并且比在集成电路管芯104上的接触焊盘具有更大的封装面积。互连结构110也可以包括其他类型的引线。例如，在一些实施例中，使用晶圆级封装(wlp)形成互连结构110。例如，在一些实施例中，互连结构110为封装的半导体器件提供水平方向上的电连接(参见在图14中示出的封装的半导体器件100)。

在图1至图13示出的实例中，互连结构110包括两个导线112层和两个导电通孔114层；互连结构110还可以包括其他数目的导线112层和导线通孔114层。互连结构110中的两个导线112层和两个导电通孔114层的描述是为了描述的容易和简单。互连结构110可以包括一个或多个导线112层和一个或多个通孔114层。例如，在图14中，互连结构110包括三个导线112层和三个导电通孔114层，而在图15中，互连结构110'包括一个导线112层和一个导电通孔114层。互连结构110的一些导线112和/或导电通孔114耦合至集成电路管芯104的接触焊盘154，这在图14中示出。

再次参考图1，一个或多个绝缘材料层116形成在导线112和导电通孔114周围，从而形成互连结构110。绝缘材料层116可以包括聚合物，诸如聚苯并恶唑(pbo)、聚酰亚胺、苯并环丁烯(bcb)等。在一些实施例中，绝缘材料层116可以包括诸如氮化硅的氮化物；诸如氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)等的氧化物；它们的组合或多层等。介电材料层116可以通过任何可接受的沉积工艺来形成，诸如旋涂、化学汽相沉积(cvd)、层压等或它们的组合。

在一些实施例中，使用镀法工艺形成导线112、导电通孔114和置放焊盘115。例如，一个或多个绝缘材料层116形成在模制材料108、通孔106和集成电路管芯104上方，并且使用光刻来图案化一个或多个绝缘材料层116。使用单镶嵌工艺，如关于通孔106的描述，可以形成晶种层并且可以形成牺牲层，并且可穿过图案化的牺牲材料在晶种层的上方镀上导电材料以形成导电通孔114、导线112和/或置放焊盘115。然后去除牺牲材料和暴露的晶种层。作为另一个实例，在一些实施例中，可以使用双镶嵌工艺在晶种层上方同时镀导电通孔114层和导电112层。

这里所述的用于形成互连结构110的导电部件(诸如互连结构110的导电通孔114层和导线112层)的工艺可重复用于额外的导电通孔层、导线层，如果包括额外的导电通孔层或导线层。可以通过重复这里描述的工艺，在互连结构110中形成具有导线112、导电通孔114和绝缘材料层116的一个或多个额外的金属化图案。例如在双镶嵌或镀工艺中，可以在导线112图案的形成期间形成导电通孔114，或者在导电通孔114的形成期间形成导线112。导电通孔114可以互连并且电连接在互连结构110的不同导线部件层中的不同导线112和其他金属化图案。

在一些实施例中，导线112和导电通孔114可以包括利用溅射工艺形成的钛或其他晶种材料的薄层(例如包括大约2μm至大约3μm或更小的厚度)，以及电镀在钛层上方的铜层、铜合金层或其他金属层。在其他实施例中，导线112和导电通孔114可以包括多层结构，诸如涂覆有包括镍层、镍层上的钯层和钯层上的金层的化学镀镍钯浸金(enepig)的铜层。可以使用浸镀形成金层。导线112和导电通孔114还可以包括其他材料、尺寸和形成方法。可以在导线112和导电通孔114周围形成或设置绝缘材料层116。

在一些实施例中，可以使用类似于所述的用于绝缘材料层116的光刻工艺的光刻工艺，使用适合于导线112和导电通孔114的材料的蚀刻化学剂来沉积和图案化导线112和导电通孔114。例如，导电材料可以形成为毯状涂层然后使用光刻工艺来蚀刻以图案化导线112和导电通孔114。可以使用消减蚀刻工艺形成导线112和导电通孔114，然后在导线112和导电通孔114周围形成绝缘材料层116，从而形成互连结构110。

根据本发明的一些实施例，在形成互连结构110之后，多个连接件140形成在互连结构110上方，如示出了根据一些实施例的连接件140形成工艺的不同阶段的图1至图6所示。为了在互连结构110上方形成多个连接件140，开口117形成在互连结构110中最顶处的绝缘材料层116内。只在图中示出一个开口117，但取决于封装的半导体结构110的尺寸和需要的连接件的数量，可以在互连结构110中形成多个开口117。例如，在封装的半导体器件100上，可以使用几十个、几百个或更多连接件。

可以使用光刻工艺来形成互连结构110的最顶处的绝缘材料116中的开口117，例如，通过沉积光刻胶层(未在图1中示出，参见图7中示出的光刻胶层120a)、将光刻胶层图案化为具有期望的开口117的图案(参见图8)，以及在蚀刻工艺期间将光刻胶层作为蚀刻掩模，从而形成开口117(参见图8)。然后，去除光刻胶层。作为另一个实例，也可以使用激光打孔工艺形成开口117。

再次参考图1，开口117在接近于互连结构110的导电部件(诸如导线112或耦合至导线112或导电通孔114的置放焊盘115)处可以具有尺寸d0。在一些实施例中，开口117还可以形成在互连结构110的导电通孔114上方(未示出)。绝缘材料层116中的开口117可在接近于绝缘材料层116的表面处具有尺寸d1，其中尺寸d1大于尺寸d0，因此开口117具有锥形轮廓。开口117还可以在绝缘材料层116内具有基本垂直的侧壁，其中，尺寸d1与尺寸d0约相同(未示出)。在一些实施例中，例如，尺寸d0和d1可以包括约10μm至约35μm。尺寸d0和d1还可以包括其他尺寸。

在封装的半导体器件100的顶部(或底部)视图中，开口117可以包括基本上为圆形的形状(未示出)。开口117还可以包括其他形状，诸如椭圆、正方形、矩形、多边形等。开口117还可以形成在导线112的部分的上方或耦合至导线112或通孔114的置放焊盘115的部分的上方。例如，置放焊盘115也可以包括圆形、椭圆形、正方形、长方形、多边形或其他形状。例如，置放焊盘115可以包括钝化后互连(ppi)焊盘、接触焊盘或适合提供至互连结构110的电连接的其他类型的结构。

需注意，在一些实施例中，可以提供具有形成在互连结构110的导电部件上方的开口117的封装的半导体器件，从而不需要形成开口117的步骤来形成连接件140。

晶种层118形成在图案化的最顶处的绝缘材料层116的上方并且形成在导电部件(诸如导线112、导电通孔114或置放焊盘115的)暴露的部分上方，如在图1中示出。例如，在一些实施例中，晶种层118可以包括几千埃(a)的诸如铜或铜合金的导电材料。作为另一个实例，在一些实施例中，晶种层118包括具有约0.5千埃(ka)至约3ka厚度的ti的第一层和设置在第一层上方的包括约3ka至约10ka的铜的第二层。晶种层118也可以包括其他的材料和尺寸。

光刻胶层120a形成在晶种层118上方，如图1中示出。例如，在一些实施例中，光刻胶层120a可以包括约10μm至约60μm的厚度。光刻胶层120a也可以包括其他的尺寸。光刻胶层120a在本发明中也被称为第一光刻胶120a层。

使用光刻来图案化光刻胶层120a，从而在光刻胶层120a中形成开口122。开口122形成在绝缘材料层116中的开口117的上方并且横向延伸超过开口117的外围。开口122可以包括包括尺寸d2的宽度，其中，在一些实施例中尺寸d2包括约12μm至约40μm。例如，在一些微凸块应用中，尺寸d2可以包括约12μm至约40μm。作为实例，尺寸d2在其他的连接件应用(诸如可控塌陷芯片连接(c4)和球栅阵列(bga))中可以大于40μm。尺寸d2也可以包括其他尺寸。尺寸d2本文中也称为第一宽度。例如，在一些实施例中，包括尺寸d2的开口122的宽度大于在绝缘材料层116中包括尺寸d0的开口的宽度，如图1所示。例如，在一些实施例中，尺寸d2可以大于尺寸d0约5μm至约10μm。尺寸d2还可以比尺寸d0大于其他量。

在图2至图5中，并且也在图7至图13中，为了简化附图，未示出载体102、模制材料108、通孔106和集成电路管芯104。例如，在一些实施例中，在连接件140形成之后去除载体102。还可以在封装和/或连接件140形成工艺的其他阶段去除载体102。

接着参考图2，穿过图案化的光刻胶120a层，在晶种层118上方镀诸如cu、ni或其他金属的导电材料。例如，在一些实施例中，导电材料包括第一金属层130。第一金属层130填充绝缘材料层116中的开口并且部分地填充在第一光刻胶120a层中的开口122内。第一金属层130包括设置在绝缘材料层116内的第一区域和设置在第一区域上方的第二区域。光刻胶120a层中的开口的尺寸d2大于尺寸d1，因此第二区域的部分也在绝缘材料层116接近第一区域的顶部表面上方，即，在晶种层118的上方延伸。第一金属层130的第二区域在本文中也称为连接件140的第一部分131b，并且第一金属层130在绝缘材料层116内的第一部分本文中也称为连接件140的第三部分131a。第一金属层130包括第一部分131b和包括尺寸d3的第三部分131a的整个厚度，其中，例如在一些实施例中，尺寸d3包括约5至约50μm。设置在绝缘材料层116上方的第一部分131b可以包括尺寸d4，其中，例如，在一些实施例中，尺寸d4包括约4至约45μm。尺寸d3和d4也可以包括其他值。在一些实施例中，第一金属层130的顶部表面包括基本上平坦或平的表面。例如，连接件140的第一部分131b的顶部表面包括基本上平的表面。

然后，第二光刻胶层120b施加至封装的的半导体器件100，如在图3a和图3b中示出。例如，第二光刻胶层120b可以包括如描述的用于第一光刻胶层120a的类似的尺寸。在一些实施例中，第二光刻胶层120b形成或沉积在第一光刻胶层120a上，如在图3a中示出。在图3b中示出的一些实施例中，使用灰化、剥离或蚀刻工艺去除第一光刻胶层120a，并且第二光刻胶层120b形成在晶种层118和第一金属层130的顶面的上方。

利用光刻来图案化第二光刻胶层120b以用作连接件140的第二部分139的图案(参见图6)。例如，在第二光刻胶层120b中的图案在顶视图中可以包括与所述的第一光刻胶层120a的图案类似的形状。第二光刻胶120b层中的图案可以包括包含尺寸d5的宽度，其中，在一些实施例中，尺寸d5可包括约10μm至约35μm。例如，在一些微凸块应用中，尺寸d5可以包括约10μm至约35μm。作为实例，在其他的连接件应用中，诸如c4或bga中，尺寸d5可以大于35μm。尺寸d5也可以包括其他值。

例如，在一些实施例中，尺寸d5可以比尺寸d2小约2μm至约10μm，尺寸d2包括连接件140在第一金属层130内的第一部分131b的宽度。尺寸d5还可以包括其他相对值。例如，尺寸d5本文中也可以称为第二宽度。例如，在一些实施例中，尺寸d5比尺寸d2小约2μm至约10μm有助于并且有效地保证基本上平坦或平的表面形成在第一金属层130上，以防止或减小第二光刻胶120b层显影不足。

在图4a和图4b中，在一些实施例中，多个金属层134、136和138穿过图案化的第二光刻胶层120b镀在第一金属层130上方。在一些实施例中，每个金属层用作随后形成的金属层的晶种层。例如，金属层130可以用作金属层134的晶种层，金属层134可以用作金属层136的晶种层，金属层136可以用作金属层138的晶种层。在一些实施例中，不包括金属层134和/或金属层136。金属层138在此也可以称为第二金属层，并且金属层134和136在此也称为第三或第四金属层。在一些实施例中，也可以认为多个金属层134、136和/或138是第二金属层。

在一些实施例中，金属层134包括约0μm至约10μm厚度的cu、ni或焊料。在一些实施例中，金属层136包括0μm至约10μm厚度的cu、ni或焊料。在一些实施例中，金属层138包括约3μm至约50μm厚度的snag或焊料。金属层134、136和138还可以包括其他材料和尺寸。例如，在一些实施例中，金属层134或金属层136包括ni，这可以避免或防止不同的金属层之间出现柯肯德尔空洞。

在一些实施例中，连接件140的金属层138包括诸如焊料的共晶材料。本文中的“焊料”一词的使用包括铅基和无铅焊料，诸如用做铅基焊料的pb-sn组合物；包括insb的无铅焊料；锡、银和铜(“sac”)组合物；和具有共同熔点且在电气应用中形成导电焊料连接的其他共晶材料。作为实例，对于无铅焊料，可以使用不同组分的sac焊料，诸如sac105(sn98.5％、ag1.0％、cu0.5％)、sac305和sac405。无铅导电材料也可以由sncu化合物形成，而不使用银(ag)。无铅焊料连接件也可以包括锡和银(sn-ag)，而不使用铜。

使用灰化、剥离和/或蚀刻工艺来去除第二光刻胶层120b(在图4b中示出)，或第二光刻胶层120b和第一光刻胶层120a(在图4b中示出)，如在图5中示出。在图6中，然后，使用合适的蚀刻工艺去除晶种层118中被第二光刻胶层120b和第一光刻胶层120a(如果第一光刻胶层120a存留)覆盖的暴露的部分，使得连接件140的第二部分139形成在连接件140的第一部分131b上方，如在图6中示出。在一些实施例中，连接件140还包括设置在第一部分131b下面的第三部分131a，其中第三部分131a包括设置在绝缘材料层116内的第一金属层130。

在一些实施例中，包括尺寸d5的连接件140的第二部分119的第二宽度小于包括尺寸d2的连接件140的第一部分131b的第一宽度。连接件140的第三部分131a包括包含d0/d1的第三宽度(未在图6中标出；参见图1)，其中，在一些实施例中，第三宽度小于包括尺寸d2的连接件140的第一部分131b的第一宽度。

在一些实施例中，连接件140的第一部分131b的基本平坦和平的顶面可有利于改善连接件140的第二部分139的形成并且改善连接件140的可靠性。例如，连接件140的第一部分131b的基本平坦和平的顶面可有利地防止第二光刻胶层120b的显影不足。

在形成连接件140之后，在一些实施例中，然后去除载体102，如在图6中示出。在一些实施例中，多个封装的半导体器件100同时形成在衬底102上方，并且分割多个封装的半导体器件100以形成封装的半导体器件100。例如，可以使用锯或激光(未示出，在一些实施例中可以包括包括钻石或其他材料的刀片)来分割多个封装的半导体器件100。

在一些实施例中，互连结构110包括第一互连结构，图6中以虚影示出(例如，用虚线)的第二互连结构110’形成在封装的半导体器件100的与第一互连结构110相对的一侧。例如，第二载体(未示出)可以耦合至多个连接件140，然后去除在图1中示出的载体102，然后在模制材料108、通孔106和集成电路管芯104上形成第二互连结构110’。然后去除第二载体。

在图1至图6中示出的本发明的一些实施例中，连接件140包括具有包括尺寸d2的第一宽度的第一部分131b、具有包括第二尺寸d5的第二宽度的第二部分139，其中第二宽度小于第一宽度。在图7至图13中示出的一些实施例中，形成包括包括尺寸d5的第二宽度的连接器140’，在互连结构110上的连接器安装区域132包括包括尺寸d2的第一宽度，其中第二宽度小于第一宽度，这将接下去在本文中描述。

接着参考图7，在封装的半导体器件100的互连结构110上形成连接件140’的方法包括：首先提供包括本文描述的互连结构110的封装的半导体器件100，该互连结构在图1中示出并且描述。使用光刻工艺，通过沉积第一光刻胶层120a以及使用光刻将光刻胶层120a图案化为具有用于开口117’的期望的图案，在互连结构110的最顶处的绝缘层116中形成开口117’。然后，第一光刻胶层120a在绝缘材料层116的蚀刻工艺期间用作蚀刻掩模。在图中只示出一个开口117’；多个开口117’可以形成在互连结构110的最顶处的绝缘材料层116中，如前面的实施例所述。然后，去除第一光刻胶层120a。作为另一实例，还可以使用激光钻孔工艺来形成开口117’。

开口117’暴露并且设置在互连结构110的连接件安装区域132上方。连接件安装区域132包括互连结构110的导电部件并且具有基本上平坦和平的表面。开口117’和连接件安装区域132在接近互连结构110的导电部件(诸如导线112、导电通孔114或耦合至导线112或导电通孔114的置放焊盘115)处可以具有包括尺寸d2的第一宽度。开口117’在绝缘材料层116内可以具有锥形轮廓或基本上垂直的侧壁，如在前面的实施例中描述的开口117。

晶种层118形成在图案化的最顶处的绝缘层116上方和形成在导电部件(诸如导线112、导电通孔114或置放焊盘115)中包括连接件安装区域132的暴露的部分的上方，如在图9中示出。晶种层118在此可以包括如前面描述的类似的材料和尺寸。

第二光刻胶层120b形成在晶种层118上方，如在图9中示出。使用光刻来图案化第二光刻胶层120b，从而在第二光刻胶层120b中且在连接件安装区域132的部分的上方形成开口122’。开口122’可以包括包含尺寸d5的第二宽度。

接着参考图10，在一些实施例中，多个金属层134、136和138穿过过图案化的第二光刻胶层120b镀在连接件安装区域132的部分上方(例如，设置在连接件安装区域132的晶种层118上方)。去除第二光刻胶层120b，如在图11中所示，并且去除晶种层118中被第二光刻胶层120b覆盖的部分，如在图12中示出，留下由耦合至连接件安装区域132的多个金属层134、136和138组成的连接件140’。连接件140’包括包含尺寸d5的第二宽度，第二宽度小于包括连接件安装区域132的尺寸d2的第一宽度。

例如，在一些实施例中，因为连接件安装区域132具有基本上平坦和平的顶部表面，可以有利地防止第二光刻胶层120b的显影不足，这可以改善连接件140’的形成并且改善连接件的可靠性。

图13是根据一些实施例的示出连接件140”的封装的半导体器件100的部分的截面图。连接件140”包括在此描述的第一金属层130’，在穿过图案化的第二光刻胶层120b顺序镀上金属层134、136和138之前，穿过图10中示出的图案化的第二光刻胶层120b，第一金属层130’镀在连接件安装区域132上方。连接件140”的第一金属层130’还包括包含尺寸d5的宽度，其包括第二宽度。

例如，在一些实施例中，连接件140(图6)，140’(图12)和140”(图13)可以是具有基本上直侧壁的柱形，并且可以具有约10μm至约40μm或更少的高度。连接件140、140’和140”也可以包括其他的尺寸和形状。连接件140、140’和140”可以包括适用于精细间距(例如，诸如约50μm至约100μm或更少)上的微凸块。连接件140可以包括在封装的半导体器件器件100上的作为网格的连接件140’、140’和140”的阵列中，类似于“球栅阵列”或“bga”布置。连接件140、140’和140”也可以以其他的形状布置。

在图1至图13中示出的实施例中，模制材料108和模制材料108内的部件首先形成在载体102上方，互连结构110形成在模制材料108上方和模制材料108内的部件上方。例如，图14是示出了根据一些实施例的包括连接件140’、140’和140”的封装的半导体器件100的截面图。例如，封装的半导体器件100由前面附图中示出的视图倒置。封装的半导体器件100可以包括连接件140’、140’或140”中的同一类型或封装的半导体器件100可以包括本文中描述的连接件140、140’或140”中的两个或更多类型。示出一些实施例，其中，集成电路或管芯104位于封装件的基本上中心的区域，并且通孔106设置在封装件的边缘周围。

图14还示出了设置在集成电路管芯104上的daf或粘合剂152在封装件从载体102处去除并且切割之后可以存留在封装的半导体器件100中。也可以去除daf或粘合剂152(未示出)。还示出了耦合至互连结构110的导电部件(诸如所示实施例中的通孔114)的集成电路管芯104的接触件154。

在一些实施例中，互连结构110包括第一互连结构110，并且第二互连结构110’形成在模制材料108和模制材料108内的部件的相对侧上，如在图15中示出，图15是示出了根据一些实施例的封装的半导体器件100的截面图。在一些实施例中，互连结构110可以形成在载体上方，然后模制材料108和模制材料108内的部件可以形成在互连结构110上方。第二互连结构110’可以然后形成在模制材料118和模制材料118内的部件上方，并且连接件140、140’和/或140”可以形成在第二互连结构110’上。在这些实施例中，连接件140、140’和140”也可以或可以不形成在第一互连结构110上。在图15中示出的实施例中，连接件140、140’和/或140”形成在第一互连结构110和第二互连结构110’上。

例如，在一些实施例中，第一互连结构110和第二互连结构110’可以为封装的半导体器件100提供水平方向上的电连接。对于一些实施例中的封装的半导体器件100，例如，相对于集成电路管芯104，第二互连结构110’可以包括背侧布线，而第一互连结构110可以包括前侧布线，或相反。

例如，多个连接件140和/或多个连接件140’或140”可以用于将封装的半导体器件100耦合至另一器件、另一封装的半导体器件100或连接至终端应用中的板或其他对象。作为另一实例，多个连接件140和/或多个连接件140’或140”可以用于将封装的半导体器件100的第一互连结构110或第二互连结构110’分别耦合至封装的集成电路。

或者，在其他的实施例中，互连结构110可以首先形成在载体上方，并且模制材料108和模制材料108内的部件可以形成在互连结构110上方。另一载体可以附接至模制材料108和模制材料108内的部件，并且可以去除第一载体。然后可以使用本文中描述的方法，在互连结构110上形成连接件140、140’和/或140”。

本文中描述的使用各个载体以封装半导体器件和形成连接件140、140’或140”的方法仅仅是实例。也可以使用其他封装工艺顺序来制造和封装半导体器件100以及形成本文连接件140、140’和/或140”。

在一些包括第二互连结构110’的实施例中，例如，另一封装的集成电路或半导体器件可以耦合至封装的半导体器件100的第一互连结构110和/或第二互连结构110’。例如，图16示出了根据一些实施例的包括连接件140、140’和/或140”的叠层封装件(pop)器件170的截面图。例如，pop器件170包括由图1至图13中示出的视图倒置的封装的半导体器件100。pop器件170包括封装的半导体器件100，封装的半导体器件100使用耦合至第二互连结构110’的多个连接件140、140’和/或140”耦合至另一封装的半导体器件150。封装的半导体器件100在本文也称为第一封装的半导体器件，并且封装的半导体器件150在本文也称为第二封装的半导体器件。在其他的实施例中，多个连接件140、140’和/或140”可以用于封装互连件的芯片。

为了制造pop器件170，在一些实施例中，在分割第一封装的半导体器件100之前，以及在形成第二互连结构110’和形成连接件140、140’和140”之后，提供多个第二封装的半导体器件150，并且多个第二封装的半导体器件150的每一个使用多个连接件140、140’和/或140”耦合至第一封装的半导体器件100的一个。通过由操作员或技术员手工操作的方法、通过使用诸如贴片机的自动机器，或其他方法，将多个第二封装的半导体器件150耦合至未分割的多个第一封装的半导体器件100。加热连接件140、140’和/或140”的共晶材料(例如，连接件140、140’和/或140”的金属层138的共晶材料)，回流共晶材料，并且在共晶材料冷却之后，第二封装的半导体器件150电和机械地耦合至第一封装的半导体器件100。然后，分割多个第一封装的半导体器件100以形成多个pop器件170，图17中示出其中一个pop器件170。

第二封装的半导体器件150可以包括包含其上设置多个接触焊盘158a和158b的衬底156。例如，在图16中，多个接触焊盘158a设置在衬底156的底部表面上，并且多个接触焊盘158b设置在衬底156的顶部表面上。在一些实施例中，衬底156可以包括形成在其上的且为第二封装的半导体器件150提供水平连接的一个或多个互连结构(未示出)。衬底156也可以包括形成在其中的多个通孔(也未示出)。一个或多个集成电路管芯104’可以耦合至衬底156的顶部表面。例如，在图16中示出的一些实施例中，第二封装的半导体器件150包括两个垂直堆叠的集成电路管芯104’。在一些实施例中，两个或多个集成电路管芯104’也可以一起水平封装在第二封装的半导体器件150中(未示出)。

在图16中示出的一些实施例中，集成电路管芯104’通过接合引线160耦合至设置在衬底156的顶部表面上的多个接触焊盘158b。在一些实施例中，如果包括衬底中的接合引线160和通孔，那么它们提供用于封装的半导体器件150的垂直电连接。模制材料108’设置在集成电路管芯104’、接合引线160和衬底156上方。例如，模制材料108’可以包括如描述用于第一封装的半导体器件100的模制材料108的类似的材料和形成方法。

例如，在一些实施例中，第二封装的半导体器件150的集成电路管芯104’可以包括存储器件，诸如动态随机存取存储器(dram)器件。集成电路管芯104’还可以包括其他类型的存储器件和/或其他类型的器件。集成电路管芯104’可以以如图16中示出的引线接合的封装类型封装，或集成电路管芯104’可以以其他封装类型封装或使用其他类型的封装技术。作为实例，第二封装的半导体器件150也可以包括与第一封装的半导体器件100类似或相同的封装类型。

图16还示出互连结构110和110’的一个可以具有耦合至其上的与本文描述的连接件140、140’和/或140”不同类型的连接件162。例如，包括焊料球或焊料凸块的连接件162被示为连接至第一互连结构110。也可以使用其他类型的连接件，或者本文描述的140、140’和/或140”也可以耦合至第一互连结构110，如图15中示出。

使用设置在pop器件170的底部表面上的多个连接件162，pop器件170可以耦合至另一器件或对象，多个连接件162例如使用表面安装技术(smt)工艺耦合至互连结构110。在一些实施例中，pop器件170可以耦合至衬底或pcb164，如在图16中的模型中示出，从而形成衬底上的晶圆上的芯片(cowos)器件。类似地，第一封装的半导体器件100可以使用连接件140、140’和/或140”耦合至衬底或pcb164，而不用耦合至第二封装的半导体器件150(未示出)。

在一些实施例中，第一封装的半导体器件100的集成电路管芯104可以包括逻辑器件或处理器，并且第一封装的半导体器件100的互连结构110包括扇出式引线，例如，在第二集成电路管芯104’包括存储器件(诸如dram器件)的一些实施例中，形成infopop器件170。集成电路管芯104、集成电路管芯104’、第一封装的半导体器件100和第二封装的半导体器件150也可以包括其他类型的器件，并且本文描述的连接件140、140’和/或140”也可以在其他类型的应用中实施。

图17和图18示出根据一些实施例的本文描述的连接件140的140’的立体图。在图17中，示出了图6中示出的连接件140，其中连接件140的第一部分131b和第二部分139在顶视图中包括圆形。第一部分131b突出于绝缘材料层116的表面上面，并且第二部分139耦合至第一部分131b。在图18中，分别示出在图12和图13中示出的连接件140’或140”，其中连接件140’或140”的下部耦合至在绝缘材料层116的表面下方的连接件安装区域132。示出了圆形的连接件140’或140”，并且也可以使用其他的形状。

图19是示出了根据图1至图6中示出的一些实施例的形成连接件140的方法的流程图。在步骤181中，第一光刻胶层120a形成在互连结构110上方(图1)，并且在步骤182中，第一光刻胶层120a被图案化为具有用于连接件140的第一部分131b的图案(图1)。在步骤183中，穿过图案化的第一光刻胶层120a来镀第一金属层130以形成连接件140的第一部分131b(图2)，连接件140的第一部分131b具有第一宽度d2。在步骤184中，在互连结构110和连接件140的第一部分131b上方形成第二光刻胶层120b(图3a或图3b)。在步骤185中，第二光刻胶层120b被图案化为具有用于连接件140的第二部分139的图案(图3a或图3b)。在步骤186中，穿过图案化的第二光刻胶层120b来镀第二金属层134/136/138(或至少金属层138)以在连接件140的第一部分131b上方形成连接件140的第二部分139(图4a或图4b)，连接件140的第二部分139具有第二宽度d5，第二宽度d5小于第一宽度d2。

在一些实施例中，在步骤186中描述的镀第二金属层包括镀多个金属层134和138、136和138或134、136和138。在一些实施例中，在形成第一光刻胶层120a之前，晶种层118形成在互连结构110上方，如在图1中示出。在一些实施例中，在步骤186中在镀第二金属层之后，去除第一光刻胶层120a和第二光刻胶层120b，并且晶种层118中被图案化的第一光刻胶层120a的覆盖的部分被去除，如在图5和图6中示出。在一些实施例中，在形成第二光刻胶层120b之前去除第一光刻胶层120a，如在图4b中示出。在一些实施例中，形成第二光刻胶层120b包括在第一光刻胶层120a上方形成第二光刻胶层120b，如在如4a中示出。在一些实施例中，在形成第一光刻胶层120a之前，开口117形成在互连结构110的绝缘材料116中以暴露互连结构110的导电部件的部分(参见如1)，并且镀第一金属层130还包括通过在绝缘材料层116中的开口117来镀第一金属层130，如在图2中示出。连接件140还可以包括设置在绝缘材料层116内的第一部分131b下面的第三部分131a，其中第三部分131a包括包含尺寸d0/d1的第三宽度，第三宽度小于第一宽度(参见图1和图2)。

图20是示出了根据在图7至图12中示出的本发明的一些实施例的形成在封装的半导体器件100上的连接件140’的方法的流程图190。在步骤191中，提供包括集成电路管芯104、设置在集成电路管芯104周围的模制材料108以及设置在集成电路管芯104和模制材料108上方的互连结构110的封装的半导体器件100(未在图7中示出；参见图1)。在步骤192中，多个开口117’形成在互连结构110的绝缘材料层中，其中多个开口117’的每个设置在互连结构110的连接件安装区域132上方，并且每个连接件安装区域132包括互连结构110的导电部件，包括第一宽度d2，并且具有基本上平坦的表面(图7和图8)。在步骤193中，连接件140’使用镀工艺形成在每个连接件安装区域132上方，其中每个连接件140’包括第二宽度d5，并且其中第二宽度d5小于第一宽度d2(也参见图9至图12)。

在流程图190中描述的形成连接件140’的方法还可以包括在互连结构110的连接件安装区域132和绝缘材料层116上方形成光刻胶层120b并且图案化光刻胶层120b以暴露连接件安装区域132的部分，如在图9中示出；以及如图10所示，穿过图案化的光刻胶层120b镀连接件140’的材料134/136/138(至少金属层138)；以及去除光刻胶层120b，如图11中示出。连接件140’形成方法还可以包括在形成光刻胶120b的层之前在互连结构110的绝缘材料116和连接件安装区域132上方形成晶种层118，如在图9中示出。在一些实施例中，形成连接件140’包括在连接件安装区域132上方形成多个金属层134和138、136和138，或134、136和138。

图21至图23是示出了使用根据本发明的一些实施例描述的连接件140、140’和/或140”来封装半导体器件的方法的截面图。封装方法示出根据用于形成封装的半导体器件100’的一些实施例的芯片上集成扇出(coinfo，chip-on-integratedfan-out)封装技术。在图21中，daf或粘合剂152施加或层压在第一载体102a上，并且多个集成电路管芯104放置在daf或粘合剂152上。模制材料108形成在集成电路管芯104上方，并且使用研磨或其他工艺去除模制材料108的多余部分。

注意，在一些实施例中，通孔(参见在图1、图6，以及图14至图16中的通孔106)包括在模制材料108中。类似地，在本文描述的前面的实施例中通孔可以不包括在模制材料108中。

互连结构110形成在集成电路管芯104和模制材料108上方，并且本文描述的连接件140使用本文描述的方法形成在集成电路管芯104上方的互连结构110上。连接件140也可以包括本文描述的连接件140’和140”。例如在一些实施例中，连接件140包括包括接近集成电路管芯104形成的微凸块。

连接件240形成在集成电路管芯104周围的互连结构110上。作为实例，在一些实施例中连接件240可以包括c4或bga连接件。连接件240也可以包括其他类型的连接件。在一些实施例中，连接件240具有比连接件140更大的高度。在这些实施例中，在形成连接件140之后，通过去除用于形成连接件140的光刻胶120a或120b(参见图1至图4a和图4b和图7至图10)，以及沉积另一光刻胶层(未示出)并且将光刻胶图案化为具有连接件240的图案，形成连接件240。然后，穿过光刻胶镀上连接件240，并且去除光刻胶和晶种层118(参见图1)。例如，在一些实施例中，连接件240可以具有约53μm的高度和约83μm的宽度。在一些实施例中，连接件240可以相对于彼此以比设置连接件140更大的间距来设置。例如，连接件240可以以约150μm的间距相对于彼此设置。连接件240也可以包括其他尺寸和相对尺寸。

在一些实施例中，连接件240可以包括与连接件140基本上相同的尺寸，并且连接件240可以与连接件140的形成同时形成。

接着参考图22，集成电路管芯104’然后耦合至连接件140。集成电路管芯104然后耦合至连接件140。在一些实施例中，两个或多个集成电路管芯104’的堆叠件耦合至设置在集成电路管芯104上方的连接件140，如在图22中示出。例如，每个集成电路管芯104’的堆叠件设置在集成电路管芯104的一个上方。在一些实施例中，作为实例，集成电路管芯104包括逻辑器件，并且集成电路管芯104’包括存储器件。管芯104和104’也可以包括其他类型的器件。

堆叠的集成电路管芯104’然后耦合至包括胶带或其他类型的载体的第二载体102b，并且去除第一载体102a和daf或粘合剂152。封装的半导体器件100’然后使用管芯锯沿着分割线142分割，然后去除第二载体102b。封装的半导体器件100’可以然后耦合或附接至另一器件，诸如衬底，例如，使用设置在接近封装的半导体器件100’的外围的连接件240。

本发明的一些实施例在wlp工艺和应用中是有利地可实施的并且当在wlp工艺中和应用中使用时尤其有利。在一些应用中，本发明的一些实施例在pop或封装件上芯片(cop)器件中是有利地可实施的并且当在wlp工艺中和应用中使用时尤其有利。作为实例，在一些实施例中包括形成在其上的在本文中描述的连接件的封装的半导体器件可以在pop或cop器件、芯片上系统(soc)器件、cowos器件或其他类型的三维集成电路(3dic)。作为其他的实例，本发明的一些实施例有利于包括互连结构和扇出结构或利用连接件的其他类型的器件并且可以在包括互连结构和扇出结构或利用连接件的其他类型的器件实施。

本发明的一些实施例包括形成连接件的方法。一些实施例包括形成在封装的半导体器件上的连接件和包括连接件的封装的半导体器件的方法。

本发明的一些实施例的一些优势包括提供使用镀工艺在具有基本上平坦或平的表面的连接件安装区域上方形成的连接件，以防止或减小在光刻工艺期间的光刻胶的显影不足。在一些实施例中，连接件具有具有平的表面的更宽的底部部分，这也防止或减小在光刻工艺期间的光刻胶的显影不足。在一些实施例中，连接件在其接近于互连结构(其上形成互连结构)的底部处比其顶部处更宽，这提供了更宽的焊料桥接点形成工艺窗口。在一些实施例中可以获得细间距互连焊料桥提高。连接件具有均衡的形状，这防止或减小接合转换问题。此外，本文描述的连接件形成方法和连接件结构在现存的互连结构和封装工艺流程和结构中容易实施。

在一些实施例中，形成连接件的方法包括形成在互连结构上方的光刻胶的第一层、以用于连接件的第一部分的图案图案化光刻胶的第一层和通过光刻胶的图案化的第一层镀第一金属层以形成连接件的第一部分。连接件的第一部分具有第一宽度。该方法包括形成在互连结构和连接件的第一部分上方的光刻胶的第二层、以用于连接件的第二部分的图案图案化光刻胶的第二层和通过光刻胶的图案化的第二层镀第二金属层以形成在连接件的第一部分上方的连接件的第二部分。连接件的第二部分具有第二宽度，第二宽度小于第一宽度。

在一些实施例中，镀所述第二金属层包括镀多个金属层。

在一些实施例中，该方法还包括：在形成所述第一光刻胶层之前，在所述互连结构上方形成晶种层。

在一些实施例中，该方法还包括：去除所述第一光刻胶层和所述第二光刻胶层，并且去除所述晶种层的被图案化的所述第一光刻胶层覆盖的部分。

在一些实施例中，该方法还包括：在形成所述第二光刻胶层之前，去除所述第一光刻胶层。

在一些实施例中，形成所述第二光刻胶层还包括：在所述第一光刻胶层上方形成所述第二光刻胶层。

在一些实施例中，该方法还包括：在形成所述第一光刻胶层之前，在所述互连结构的绝缘材料层中形成开口以暴露所述互连结构的导电部件的部分，并且镀所述第一金属层还包括：穿过所述绝缘材料层中的所述开口来镀所述第一金属层。

在一些实施例中，所述连接件还包括设置在所述绝缘材料层内且在所述第一部分下面的第三部分，其中，所述第三部分包括第三宽度，所述第三宽度小于所述第一宽度。在一些实施例中，形成在封装的半导体器件上的连接件的方法包括提供包括集成电路管芯、设置在集成电路管芯的周围的模制材料和设置在集成电路管芯和模制材料上方的互连结构的封装的半导体器件。多个开口形成在互连结构的绝缘材料层中，其中多个开口的每个设置在互连结构的连接件安装区域上方，并且其中每个连接件安装区域包括互连结构的导电部件，包括第一宽度，并且具有基本上平坦的表面。使用镀工艺在每个连接件安装区域上方形成连接件，其中连接件包括第二宽度，并且其中第二宽度小于第一宽度。

在一些实施例中，其中形成所述连接件包括：在所述互连结构的所述连接件安装区域和所述绝缘材料层上方形成光刻胶层；镀所述光刻胶层以暴露所述连接件安装区域的部分；通过图案化的所述光刻胶层镀所述连接件的材料；以及去除所述光刻胶层。

在一些实施例中，该方法还包括：在形成所述光刻胶层之前，在所述互连结构的所述绝缘材料和所述连接件安装区域上方形成晶种层。

在一些实施例中，形成所述连接件包括在所述连接件安装区域上方形成多个金属层。

在一些实施例中，其中所述第二宽度比所述第一宽度小约2μm至约10μm。

在一些实施例中，封装的半导体器件包括集成电路管芯和设置在集成电路管芯周围的模制材料。互连结构设置在集成电路管芯和模制材料上方。互连结构包括其上设置的多个连接件安装区域，其中多个连接件安装区域的每个包括第一宽度并且具有基本上平坦的表面。具有第二宽度的连接件设置在多个连接件安装区域的每个上方，其中第二宽度小于第一宽度。每个连接件包括第一层和设置在第一层上方的第二层。

在一些实施例中，所述多个连接件的所述第一部分包括第一金属层，并且所述多个连接件的所述第二部分包括设置在所述第一金属层上方的第二金属层。

在一些实施例中，所述第一金属层包括cu或ni，或其中所述第二金属层包括snag或焊料。

在一些实施例中，所述多个连接件的所述第二部分还包括设置在所述第一金属层和所述第二金属层之间的第三金属层。

在一些实施例中，所述第三金属层包括cu、ni或焊料。

在一些实施例中，所述多个连接件的所述第二部分还包括设置在所述第三金属层和所述第三金属层之间的第四金属层，并且所述第四金属层包括cu、ni或焊料。

在一些实施例中，所述集成电路管芯包括第一集成电路管芯，并且所述封装的半导体器件还包括耦合至所述多个连接件的封装的第二集成电路管芯。

以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。