本发明涉及一种半导体装置封装及其制造方法，且更确切地说，涉及一种包含在端部分具有较小宽度的导电间隔结构的半导体装置封装。
背景技术：
半导体装置封装可包含以相对高频率工作的电子组件，例如射频集成电路(rfic)，其可产生电磁干扰(emi)或可易遭受emi。一些半导体装置封装合并有减小emi影响的结构。
技术实现要素：
在一或多个实施例中，一种半导体装置封装包含衬底、安置在所述衬底的表面上方的电子组件、包封所述电子组件的包封物和导电间隔结构。所述导电间隔结构将至少一个第一电子组件与至少一个第二电子组件隔开。所述导电间隔结构包含第一部分和第二部分，所述第二部分包含连接到所述第一部分的第一端和从所述包封物的侧表面曝露的第二端，且所述第二部分的宽度小于所述第一部分的宽度。
在一或多个实施例中，一种半导体装置封装包含衬底、安置在所述衬底的表面上方的电子组件、覆盖所述电子组件的至少一部分的包封物和导电间隔结构。所述导电间隔结构将所述电子组件的由所述包封物覆盖的所述部分的第一电子组件与第二电子组件隔开。所述导电间隔结构包含第一部分和第二部分，所述第二部分包含连接到所述第一部分的第一端和从所述包封物的侧表面曝露的第二端，且所述第一部分和所述第二部分由相同导电材料形成。
在一或多个实施例中，一种用于制造半导体装置封装的方法包含：提供衬底，所述衬底包含安置在其表面上方的电子组件；包封所述电子组件和所述衬底的所述表面的一部分以形成包封物；以及移除所述包封物的一部分以在所述包封物中形成沟槽和狭缝，其中所述狭缝的第一端与所述沟槽连通，所述狭缝的第二端从所述包封物的侧表面曝露，且所述狭缝的宽度小于所述沟槽的宽度。所述方法进一步包含在所述沟槽中安置导电材料且允许所述导电材料进入所述狭缝；以及固化所述导电材料。
附图说明
当结合附图阅读以下详细描述时，会从中最好地理解本发明的各方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可能为了论述的清楚起见而任意增大或减小。
图1说明根据本发明的实施例的半导体装置封装的实例；
图1a是图1的半导体装置封装的横截面视图；
图1b是图1的半导体装置封装的横截面视图；
图2说明根据本发明的实施例的半导体装置封装的实例；
图3说明根据本发明的实施例的半导体装置封装的实例；
图4说明根据本发明的实施例的半导体装置封装的实例；
图5说明根据本发明的实施例的半导体装置封装的实例；
图6a说明根据本发明的实施例的半导体装置封装的实例；
图6b是图6a的半导体装置封装的横截面视图；
图7说明根据本发明的实施例的半导体装置封装的实例；
图8说明根据本发明的实施例的半导体装置封装的实例；
图9说明根据本发明的实施例的半导体装置封装的实例；
图10a、图10b、图10c、图10d、图10e、图10f和图10g说明根据本发明的实施例的制造半导体装置封装的方法；以及
图11a、图11b、图11c和图11d说明根据本发明的实施例的用于安置导电材料的方法。
具体实施方式
半导体装置封装可包含包封物。导电间隔结构可形成于包封物中以将半导体装置封装中的一或多个电子组件与半导体装置封装中的其它电子组件隔开以减小发射或接收的emi。导电间隔结构的实例是填充在沟槽中的导电材料。所述导电材料可具有相对低的粘度。在制造期间，由于导电材料施用在沟槽内，导电材料可因其低粘度而流出沟槽，且可接触封装衬底上的导电垫或迹线，且由此导致短路。为了避免此类从沟槽的流出，可将沟槽阻塞(例如，通过包封物)。在将导电材料施用于沟槽中之后，可能需要移除或削剪沟槽的阻塞。削剪区域的尺寸可经测量以校验适合性以用于随后操作。可能需要清理来促进随后操作(例如，在包封物上应用保形屏蔽)。所述削剪、清理和测量操作可增大制造半导体装置封装的成本。
本发明提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。组件和布置的具体实例在下文作为实例描述，且不应解释为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成以使得第一特征与第二特征可不直接接触的实施例。另外，本发明可在各种实例中重复参考数字和/或字母。这种重复是出于清晰的目的且本身并不指示所论述的各种实施例和/或配置之间的关系。
除非另外指定，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧”、“高于”、“低于”、“上部”、“在……上”、“在……下”等等的空间描述是相对于图中所展示的定向来指示。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可在空间上以任何定向或方式布置，其限制条件是本发明的实施例的优点不因此类布置而有偏差。
以下描述针对半导体装置封装。半导体装置封装包含由包封物包封且由导电间隔结构屏蔽的电子组件。导电间隔结构在包封物中，且在电子组件之间。导电间隔结构包含远离包封物侧表面的较宽部分和接近包封物侧表面的狭窄部分。以下描述还针对一种制造半导体装置封装的方法，如下文所论述。
图1是根据本发明的实施例的半导体装置封装1的实例的俯视图说明，图1a是半导体装置封装1的沿着图1中的线a-a'的横截面视图，且图1b是半导体装置封装1的沿着图1的线b-b'的横截面视图。如图1、1a和1b中所展示，半导体装置封装1包含衬底10、至少两个电子组件12(例如，电子组件12a和12b)、包封物20和导电间隔结构30。衬底10具有上表面10a和侧表面10b。在一或多个实施例中，衬底10是电路板，例如具有集成的电路或导电层的印刷电路板(pcb)。在一或多个实施例中，衬底10可为半导体衬底、插入件、封装衬底或其它合适的衬底。在一或多个实施例中，上表面10a是经配置以接纳电子组件12的上表面。电子组件12安置在衬底10的上表面10a的上方，且电连接到衬底10的电路或导电层。在一或多个实施例中，电子组件12贴装于接合垫(未展示)上，所述接合垫通过导体14(例如(但不限于)焊球、焊膏、导柱或其类似者)布置在衬底10的上表面10a上或曝露于所述上表面处。在一或多个实施例中，底部填充层16形成于衬底10与电子组件12之间。电子组件12可包含有源组件或无源组件，例如，晶体管、二极管、开关、电感器、电容器、电阻器或各种其它类型的电子组件。
包封物20包封电子组件12(例如，12a和12b)。在一或多个实施例中，包封物20覆盖电子组件12的曝露表面(例如，上表面和侧表面)。所述包封物用于保护电子组件免受物理损坏。包封物20包含侧表面20a。
在一或多个替代实施例中，省去底部填充层16，且包封物20可包含合并有具有底部填充层的模制原料的模制底部填充(muf)。
导电间隔结构30内嵌于包封物20中，且将电子组件12中的一或多者与电子组件12中的其它者隔开。在一或多个实施例中，电子组件12包含高电磁(em)发射组件(例如，rfic、收发器集成电路(ic)或其类似者)或对emi敏感的组件，且因此电子组件12中的一或多者与电子组件12中的其它者隔离以减小emi的影响(例如，装置之间的串扰)。
作为实例，如图1和图1a中所说明，电子组件12a安置在导电间隔结构30的一侧处，且电子组件12b安置在导电间隔结构30的另一侧处。在一或多个实施例中，导电间隔结构30的一部分从包封物20的上表面20u曝露。导电间隔结构30经配置以减小安置在导电间隔结构30的相对侧上的两个电子组件12a、12b之间的emi。举例来说，考虑来自电子组件12a或12b中的一者的em发射的预期频率范围、方向性和幅值而设计导电间隔结构30的高度和宽度。在一或多个实施例中，导电间隔结构30在深度方向上穿过包封物20，且与衬底10的上表面10a的一部分接触，或与衬底10的上表面10a上的上覆结构接触。
在一或多个实施例中，半导体装置封装1包含安置在衬底10的上表面10a上的接地垫10p，且导电间隔结构30电连接到接地垫10p。在一或多个实施例中，导电间隔结构30的高度范围介于约400微米(μm)到约1200μm。在一或多个实施例中，接地垫10p经配置以接地或供应参考电位。
导电间隔结构30包含未在包封物20的侧表面20a处曝露的第一部分31，以及具有连接到第一部分31的一个端321和从包封物20的侧表面20a曝露的另一端322的第二部分32。在一或多个实施例中，两个第二部分32分别连接到第一部分31的两个相对端，如图1中所说明。在一或多个实施例中，第二部分32的端322大体上与包封物20的侧表面20a共面。
在一或多个实施例中，第一部分31和第二部分32由相同导电材料形成，例如，导电胶。作为实例，所述导电胶可包含环氧银胶或其类似者。在一或多个实施例中，第一部分31和第二部分32以单片形式形成，意指第一部分31和第二部分32一起是单件式结构。
第二部分32的宽度w2小于第一部分31的宽度w1。作为实例，第一部分31的宽度w1范围介于大约180μm到大约700μm，且第二部分32的宽度w2范围介于大约25μm到大约150μm。在一或多个实施例中，第一部分31的宽度w1对第二部分32的宽度w2的比率范围介于大约1.2到大约28，例如，大约1.2到大约5、大约1.2到大约10、大约5到大约20，或包含在以上范围中的任一者内的其它范围。
在一或多个实施例中，导电间隔结构30的第一部分31具有矩形横截面形状，例如图1a中作为实例所说明。
在一或多个实施例中，例如图1b中作为实例所说明，导电间隔结构30的第二部分32包含沿着深度方向的第一部件32a、第二部件32b和第三部件32c。第一部件32a接近包封物20的上表面20u，第三部件32c接近衬底10的上表面10a，且第二部件32b在第一部件32a与第三部件32c之间。在一或多个实施例中，第二部件32b具有最大宽度，也就是说，第二部件32b的宽度w2b大于第一部件32a的宽度w2a和第三部件32c的宽度w2c。宽度w2a、w2b和w2c全都在第二部分32的宽度w2的范围内，所述宽度w2小于第一部分31的宽度w1。在一或多个实施例中，宽度w2a范围介于大约80μm到大约150μm；宽度w2b范围介于大约80μm到大约150μm；且宽度w2c范围介于大约25μm到大约80μm。
在一或多个实施例中，导电间隔结构30的第一部分31从俯视图看具有矩形形状，其形成将半导体装置封装1划分为两个隔室(例如，如图1中所说明)的屏蔽件，由此减小安置在导电间隔结构30的相对侧的腔室中的电子组件12之间的emi。应理解，在其它实施例中，导电间隔结构30可具有其它形状，且可将半导体装置封装1划分为多于两个的隔室以提供额外屏蔽。
图2是根据本发明的实施例的半导体装置封装2的实例的横截面说明。半导体装置封装2类似于图1a中所说明的半导体装置封装1，且不再论述编号相同的特征。如图2中所展示，半导体装置封装2进一步包含导电屏蔽件40。在一或多个实施例中，导电屏蔽件40安置于包封物20上，且与导电间隔结构30接触。在一或多个实施例中，导电屏蔽件40覆盖包封物20的上表面20u。在一或多个实施例中，导电屏蔽件40覆盖包封物20的一或多个侧表面。在一或多个实施例中，导电屏蔽件40进一步覆盖衬底10的一或多个侧表面10b。在一或多个实施例中，导电屏蔽件40进一步覆盖衬底10的曝露上表面10a的至少一部分。导电屏蔽件40经配置以进一步减小电子组件12(在半导体装置封装2的内部)之间的emi，以及减小电子组件12与外部电子组件(在半导体装置封装2的外部)之间的emi。在一或多个实施例中，导电屏蔽件40是保形屏蔽件，且包含一或多个金属或其它导电材料。
图3是根据本发明的实施例的半导体装置封装3的实例的横截面说明。半导体装置封装3类似于图2中所说明的半导体装置封装2，且不再论述编号相同的特征。如图3中所展示，导电间隔结构30的第一部分31包含上部31a和位于上部31a与衬底10的上表面10a之间的下部31b。上部31a的一部分经曝露以形成包封物20的上表面20u。上部31a和下部31b在横截面形状上都是矩形。上部31a的宽度w1a大于下部31b的宽度w1b。在一或多个实施例中，导电间隔结构30的高度h1范围介于大约400μm到大约1200μm。在一或多个实施例中，上部31a的高度h1a范围介于大约60μm到大约100μm。
图4是根据本发明的实施例的半导体装置封装4的实例的横截面说明。半导体装置封装4类似于图3中所说明的半导体装置封装3，且不再论述编号相同的特征。如图4中所展示，上部31a具有倒置梯形横截面形状，且下部31b具有矩形横截面形状。沿着上部31a的全部的宽度wla大于下部31b的宽度w1b。在一或多个实施例中，导电间隔结构30的高度h1范围介于大约400微米到大约1200微米。在一或多个实施例中，上部31a的高度hla范围介于大约60微米到大约100微米。
图5是根据本发明的实施例的半导体装置封装5的实例的横截面说明。半导体装置封装5类似于图2中所说明的半导体装置封装2，且不再论述编号相同的特征。如图5中所展示，导电间隔结构30的第一部分31具有倒置梯形横截面形状。第一部分31的宽度w1从包封物20的上表面20u减小到衬底10的上表面10a。
图6a是根据本发明的实施例的半导体装置封装6的实例的俯视图说明，且图6b是半导体装置封装6的沿着图6a中的线c-c'的横截面视图。如图6a和6b中所展示，包封物20包封衬底10的上表面10a的一部分，且曝露衬底10的上表面10a的另一部分。半导体装置封装6进一步包含安置在衬底10的上表面10a上或内嵌于所述上表面中且从包封物20曝露的导电元件10c(图6b)。电子组件12中的电子组件12c安置在衬底10的上表面10a的上方，电连接到导电元件10c中的一或多者且邻近于包封物20。在一或多个实施例中，电子组件12c通过相应的一或多个导体17(例如焊球、焊膏或其类似者)电连接到一或多个导电元件10c。
图7是根据本发明的实施例的半导体装置封装7的实例的横截面说明。半导体装置封装7类似于图6b中所说明的半导体装置封装6，且不再论述编号相同的特征。如图7中所展示，第二电子组件12c通过例如裸片附接膜(daf)的粘附层19附接在衬底10的上表面10a上，且通过接合线18电连接到安置于衬底10上或内嵌于所述衬底中的一或多个导电元件10c。
图8是根据本发明的实施例的半导体装置封装8的实例的俯视图说明。半导体装置封装8类似于图1中所说明的半导体装置封装1，且不再论述编号相同的特征。如图8中所展示，替代如图1中所说明的从俯视图看沿着其长度的直线结构，图8中的导电间隔结构30的第一部分31改为从俯视图看沿着其长度的非直线形(例如，具有z形形状)。
图9是根据本发明的实施例的半导体装置封装9的实例的俯视图说明。半导体装置封装9类似于图1中所说明的半导体装置封装1，且不再论述编号相同的特征。如图9中所展示，替代如图1中所说明从俯视图看沿着其长度的直线结构，图9中的导电间隔结构30的第一部分31改为包含从俯视图看相交的直线部分(例如，具有t形)，且将半导体装置封装9划分为在每一隔室具有电子组件12(例如，各自在具有任选的其它电组件12的不同隔室中的12a、12b和12d)的三个隔室。在一或多个实施例中，三个第二部分32分别连接到第一部分31的三个端。
图10a到10g说明根据本发明的实施例的用于制造半导体装置封装的制造方法的实例。
参考图10a，提供具有若干电子组件12安置在其上的衬底10(包含，例如，电子组件12a、12b)。在一或多个实施例中，衬底10被放置且贴附在载体50上。接地垫10p安置于衬底10的上表面10a上或从所述上表面曝露。电子组件12通过合适的表面贴装技术(smt)贴装于衬底10的上表面10a上。举例来说，一或多个电子组件12贴装于接合垫(未展示)上，所述接合垫通过导体14(例如焊球、焊膏、导柱或其类似者)处于衬底10的上表面10a上或曝露于所述上表面处。在一或多个实施例中，底部填充层16形成于衬底10与电子组件12之间。在一或多个实施例中，在形成底部填充层16之前，在约125℃下执行预烘烤约4小时。底部填充层16接着经安置且在例如约165℃下烘烤约2小时。应理解，其它预烘烤和烘烤时间及温度曲线也在本发明的范围内。
参考图10b，电子组件12和衬底10通过包封物20包封。包封物20具有侧表面20a和上表面20u。在一或多个实施例中，包封物20通过模制工艺形成，且在约175℃下热固化约4小时。应理解，其它固化时间和温度曲线也在本发明的范围内。衬底10可从载体50释离。
参考图10c、10d和10e，图10c是俯视图，图10d是沿着图10c中的线d-d'的横截面视图，且图10e是沿着图10c中的线e-e'的横截面视图。
在图10c、10d和10e中，包封物20的一部分经移除以在包封物20中形成沟槽21和狭缝22且曝露接地垫10p和衬底10的上表面10a的一部分。在一或多个实施例中，接地垫10p可从衬底10的一个侧面延伸到另一侧面。在一或多个实施例中，包封物20通过激光切割技术部分地移除。沟槽21和狭缝22穿过包封物20到接地垫10p和衬底10的上表面10a。狭缝22的端222从一个侧表面20a曝露，且狭缝22的另一端221与沟槽21连通。狭缝22的宽度x2小于沟槽21的宽度x1。在一或多个实施例中，沟槽21的宽度x1对狭缝22的宽度x2的比率范围介于大约1.2到大约28。在一或多个示范性实施例中，沟槽21的宽度x1范围介于大约180μm到大约700μm，且狭缝22的宽度x2范围介于大约25μm到大约150μm。
如图10e中所展示，当狭缝22通过激光切割形成时，狭缝22可在不同深度处具有不同宽度。在一或多个实施例中，狭缝22包含第一区22a、第二区22b和第三区22c。第一区22a接近包封物20的上表面20u，第三区22c接近衬底10，第二区22b在第一区22a与第三区22c之间，且第二区22b的宽度x2b大于第一区22a的宽度x2a和第三区22c的宽度x2c。狭缝21的宽度x2a、x2b和x2c全都在宽度x2的范围内，所述宽度x2小于沟槽21的宽度x1。在一或多个实施例中，宽度x2a范围介于大约80μm到大约150μm；宽度x2b范围介于大约80μm到大约150μm；且宽度x2c范围介于大约25μm到大约80μm。
参考图10f，例如导电胶的导电材料24安置在沟槽21和狭缝22中。在一或多个实施例中，通过喷嘴26或其类似者将导电材料24施配在沟槽21中，且导电材料24接着流动到狭缝22中。在一或多个实施例中，丝网印刷、喷涂或3d喷涂可用于将导电材料24填充到沟槽21中。在一或多个实施例中，导电材料24的粘度在约25℃下范围介于大约2500厘泊(cp)到大约8000cp。在施配导电材料24期间，将温度维持在相对高的温度以维持导电材料24的流动性。在一或多个实施例中，导电材料24通过例如安装在衬底10下的加热板加热到约75℃。在实施例中，导电材料24是含有银、环氧树脂、溶剂和其它添加物的环氧银胶。导电材料24的粒径小于狭缝21的宽度x2，使得导电材料24能够流入狭缝21中。在一或多个实施例中，导电材料24的粒径(例如环氧树脂的粒径)范围介于大约0.5μm到大约25μm。
导电材料24接着经固化以形成导电间隔结构30。在一或多个实施例中，以多个阶段固化导电材料24，所述多个阶段包含第一加热阶段、第二加热阶段和恒温阶段。在一些实施例中，第一加热阶段在约10分钟里将导电材料24从约25℃加热到约50℃；第二加热阶段在约30分钟里将导电材料24从约50℃加热到约175℃；且将温度维持在约175℃约60分钟。
参考图10g，导电屏蔽件40形成于包封物20和导电间隔结构30上。在一或多个实施例中，导电屏蔽件40是通过沉积或其它合适的制程形成的保形屏蔽件。在一或多个实施例中，导电屏蔽件40由金属形成。
在一或多个替代实施例中，导电元件(例如，导电元件10c)和电子组件(例如，电子组件12c)未被包封物20包封，且第二电子组件12c远离导电间隔结构30(例如，如图6a到6b或图7中所展示)。
图11a到11d说明根据本发明的实施例的在各个阶段中的一个阶段的用于安置导电材料的方法的实例。为方便起见，图11a到11d的实例相对于图10f中所说明的编号而描述。
参考图11a，导电材料24通过喷嘴26沿着方向d来回运动而施配在沟槽21中。因为狭缝22的第三区22c具有最小宽度，导电材料24不易从沟槽21流入狭缝22的第三区22c中。
参考图11b，随着导电材料24的量增大直到导电材料24的含量水平达到狭缝22的第二区22b，导电材料24开始流入第二区22b中，所述第二区具有大于第三区22c宽度的宽度。
参考图11c，随着导电材料24继续施配在沟槽21中，沟槽21中的更多导电材料24将流入第二区22b中，且导电材料24将接着从第二区22b向下流入第三区22c中。
参考图11d，随着额外导电材料24被施配在沟槽21中，沟槽21和狭缝22将填充有导电材料24。应注意，狭缝21的宽度和导电材料24的特性(例如，其粘度)经配置以防止导电材料24因表面张力而从狭缝22流出。由此，导电材料24能够提供emi隔离，且保持远离其它结构，例如，如图6a到6b或图7中所展示的导电元件10c和电子组件12c。
本发明的半导体装置封装包含在包封物中的导电间隔结构，其将电子组件彼此隔开，由此提供emi屏蔽作用。导电间隔结构包含远离包封物侧表面的较宽部分和接近包封物侧表面的狭窄部分。所述不相同设计促进制造，降低成本，且增强导电间隔结构的emi屏蔽作用。
如本文所使用，除非上下文另外明确规定，否则单数术语“一”和“所述”可包含复数指示物。
如本文所使用，术语“导电”和“导电性”指传输电流的能力。导电材料通常指示展现对电流流动极少对抗或无对抗的那些材料。导电性的一个量度是西门子/米(s/m)。通常，导电材料是电导率大于约104s/m(例如，至少105s/m或至少106s/m)的一种材料。材料的导电性有时可随温度而变化。除非另外规定，否则在室温下测量材料的导电性。
如本文所使用，术语“大约”、“大体上”、“大体”及“约”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指事件或情形准确发生的例子以及事件或情形极近似地发生的例子。举例来说，当结合数值使用时，所述术语可指代小于或等于所述数值的±10％的变化范围，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为这两个表面共面或大体上共面。
另外，量、比率和其它数值有时在本文中以范围格式呈现。应理解，此类范围格式是为便利和简洁起见而使用，且应灵活地理解为不仅包含明确地指定为范围限值的数值，且还包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本发明的具体实施例描述和说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，可作出各种改变且可代用等效物。所述图解可能未必按比例绘制。归因于制造过程和公差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可做出修改以使特定情况、材料、物质组成、方法或过程适应本发明的目标、精神和范围。所有此类修改旨在属于随附的权利要求书的范围内。虽然已参考按特定次序执行的特定操作来描述本文所揭示的方法，但应理解，这些操作可在不脱离本发明的教示的情况下组合、细分或重新排序以形成等效方法。因此，除非本文特别指示，否则所述操作的次序和分组不是对本发明的限制。