半导体元件结构及其制造方法与流程

本揭露实施例是有关于一种半导体元件结构及其制法，且特别是有关于一种具有缩小的栅极端宽度的栅极结构的半导体元件结构及其制法。

背景技术：

可靠地制造次半微米(sub-halfmicron)以及更小的特征结构为半导体元件的下一代超大型集成电路(verylargescaleintegration，vlsi)以及极大型集成电路(ultralarge-scaleintegration，ulsi)的关键技术挑战之一。然而，随着电路技术的限制的推进，超大型集成电路及极大型集成电路技术的微缩尺寸对处理能力有额外的需求。在基材上可靠地形成栅极结构对超大型集成电路及极大型集成电路的成功、以及对后续努力增加电路密度及个别基材与晶粒的品质而言是重要的。

随着半导体工业发展到追求较高元件密度、较高性能、以及较低成本的纳米技术制程节点，来自制造和设计的挑战推进了三维设计的发展，例如鳍式场效晶体管(finfet)。一般的鳍式场效晶体管形成有从基材延伸的鳍状结构，其例如通过蚀刻至基材的硅层中而形成。场效晶体管的通道形成于此垂直的鳍中。提供栅极结构于鳍结构的上方(例如位于其上且包覆)。在通道的两侧形成栅极结构的优点在于，可从通道的两侧控制栅极。鳍式场效晶体管提供了许多优点，包含降低短通道效应和增加电流。

随着元件尺寸的持续微缩化，现有的元件结构可能无法满足所有方面。微影限制经常限制了提供较小尺寸的栅极结构的制程能力。因此，考量且需要具有所需可调整或是缩小的栅极尺寸的鳍式场效晶体管元件，以提供具有所需电性性能的元件结构。

技术实现要素：

本揭露的一实施例为一种半导体元件结构。半导体元件结构包含数个栅极结构形成在数个鳍状结构上。栅极结构实质上垂直鳍状结构。其中这些栅极结构包含具有第一栅极端宽度的第一栅极结构以及具有第二栅极端宽度的第二栅极结构。其中，第二栅极端宽度小于第一栅极端宽度。

本揭露的另一实施例为一种半导体元件结构。此半导体元件结构包含形成在基材上的数个鳍状结构以及形成在鳍状结构上方且实质垂直于鳍状结构的数个栅极结构。其中，至少两个栅极结构具有不匹配的栅极端宽度，其中这些栅极端宽度是定义在栅极结构的一者的一端部与设置在靠近这些栅极结构的此者的此端部的鳍状结构的其中一者的一侧壁之间。

本揭露的又一实施例为一种半导体元件结构的制造方法。此方法包含形成具有定义在基材中的开口的层间介电层，其中开口是由层间介电层中的垂直内壁所定义。形成功函数金属层在开口中。调整功函数金属层的厚度，以形成功函数金属层的合并结构抵靠在层间介电层的开口的垂直内壁。

附图说明

从以下结合所附附图所做的详细描述，可对本揭露的态样有更佳的了解。需注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸可任意地增加或减少。

图1是绘示依照一些实施方式的一种第一半导体元件结构的上视图；

图2a与图2b是绘示依照一些实施方式的图1的第一半导体元件结构的不同位置的透视图；

图3是绘示依照一些实施方式的一种第二半导体元件结构的上视图；

图4是绘示依照一些实施方式的图3的第二半导体元件结构的一特定位置的透视图；

图5a与图5b是绘示依照一些实施方式的其他半导体元件结构的上视图；

图6是绘示依照一些实施方式的一种在基材上制造元件结构的示范制程的流程图；以及

图7a至图7c是绘示依照一些实施方式的具有复合结构的基材在图6所描绘的制程的不同阶段中的剖视图。

具体实施方式

以下的揭露提供了许多不同的实施方式或实施例，以实施所提供的标的的不同特征。以下所描述的构件及安排等的特定实施例是用以简化本揭露。当然这些仅为实施例，并非用以作为限制。举例而言，在描述中，第一特征形成于第二特征上方或上，可能包含第一特征与第二特征以直接接触的方式形成的实施方式，也可能包含额外特征可能形成在第一特征与第二特征之间的实施方式，如此第一特征与第二特征可能不会直接接触。此外，本揭露可能会在各个实施例中重复参考数字及/或文字。这样的重复是基于简单与清楚的目的，以其本身而言并非用以指定所讨论的各实施方式及/或配置之间的关系。

另外，在此可能会使用空间相对用语，例如“向下(beneath)”、“下方(below)”、“较低(lower)”、“上方(above)”、“较高(upper)”等等，以方便说明来描述如附图所绘示的一元件或一特征与另一(另一些)元件或特征的关系。除了在图中所绘示的方向外，这些空间相对用词意欲含括元件在使用或操作中的不同方位。设备可能以不同方式定位(旋转90度或在其他方位上)，因此可利用同样的方式来解释在此所使用的空间相对描述符号。

图1是绘示依照一些实施方式的一种半导体元件结构190的一个例子的上视图。半导体元件结构190是配置为具有相对缩小的有效栅极宽度，但具有鳍式场效晶体管的栅极结构的提升的功函数。半导体元件结构190包含数个栅极结构180(绘示为栅极结构180a、180b、180c及180d)形成在数个鳍状结构102(绘示为鳍状结构102a、102b、102c及102d)上。栅极结构180实质上与鳍状结构102垂直。应注意的是，虽然图1是绘示四个栅极结构180a、180b、180c及180d以及四个鳍状结构102a、102b、102c及102d，但栅极结构与鳍状结构可为任何所需的数量。

栅极结构180包含功函数金属层106形成在栅极介电层(如图7a至7c所示)上。金属填充层108填充并形成在功函数金属层106上。应注意的是，在一些例子中，金属填充层108也可称为接触金属层。然而，许多其他层可以包含在栅极结构180中。栅极结构180可包含金属栅极电极，或也可称为金属栅极结构。层间介电(ild)层104形成以具有开口，开口可让栅极结构180以及鳍状结构102形成在其中。

在图1所描绘的例子中，第一组栅极结构180c及180d具有栅极宽度135，小于第二组栅极结构180a及180b的栅极宽度137。在这个例子中，第一组与第二组栅极结构具有不匹配的栅极端宽度，例如不同的栅极端宽度。特别的是，与第二组栅极结构180a及180b的正规的栅极端宽度150相比，第一组栅极结构180c及180d具有相对缩小的栅极端宽度152。应注意的是，这里所描述的栅极端宽度指的是沿着栅极结构180的本体的纵向宽度135及137的一部分，其是从鳍状结构102阵列中最外侧的鳍状结构102a或102d的侧壁160(例如面对层间介电层104的垂直侧壁162及164的一端)到栅极结构180的端部175及166。栅极结构180的端部175及166是接合并接触层间介电层104的垂直侧壁164及162。层间介电层104的垂直侧壁162及164与栅极结构180的端部175及166互相配对，并在其间形成共享介面。替换地，栅极端宽度亦可指从最外侧的鳍状结构102a或102d的侧壁160到端部175的最近距离。应注意的是，栅极结构180的端部175及166是与层间介电层104的垂直侧壁162及164互相配对，栅极端宽度亦可指从最外侧的鳍状结构102a或102d的侧壁160到层间介电层104的垂直侧壁162及164，其与栅极结构180的端部175及166共享介面。

可相信的是，较短的鳍式场效晶体管的栅极端宽度(或称为栅极端盖)增加了形成在其中的功函数金属的厚度，从而增强元件的电性能。因此，透过提供半导体元件结构190的栅极结构180c及180d的缩小的栅极端宽度152，增强或加倍了形成在鳍式场效晶体管的栅极端宽度区域中的功函数金属的厚度(或密度)，从而提供半导体元件结构190增强元件的电性能及特性。

可形成具有第二(例如正规的)栅极端宽度150的第一组栅极结构180c及180d并将其设置于具有第一(例如缩小的)栅极端宽度152的第二组栅极结构180a及180b平行的一侧。虽然图1的栅极结构180是分为两组，第二组的栅极结构180a及180b具有正规的栅极端宽度150，且第一组的栅极结构180c及180d具有缩小的栅极端宽度152，但应注意的是，具有缩小的或正规的栅极端宽度152及150的栅极结构的数量可为元件所需的任何数量。栅极结构180的配置与排列的更多例子将于图5a与5b进一步讨论。

在一例子中，栅极结构180中的不匹配的栅极端宽度可透过使用具有所需的不匹配的栅极端宽度的图案的光罩掩膜来实现并获得。举例而言，集成电路设计者可使用软件演算法来设计半导体元件结构190，使其具有所需图案(例如在这个例子中，栅极结构的不匹配的栅极端宽度)的设计布局。接着将设计布局输出并传送到连接微影机台的控制器。微影机台接着可处理设计布局，并将此设计布局压印在设置在光罩掩膜上的光阻层。接着，可进行传统的蚀刻制程，以将设计布局转印到光罩掩膜。因此，当在制造具有不匹配的栅极端宽度的栅极结构的半导体元件结构190时，可利用具有选择的设计布局的光罩掩膜来进行微影与蚀刻制程，以将不匹配的栅极端宽度的图案从光罩掩膜转移到半导体元件结构190所形成的基材上。

在一例子中，微影制程包含形成覆盖基材的光阻剂、将光阻剂暴露于光罩掩膜上的所选设计布局的图案下、进行后曝光烘烤程序、以及显影光阻剂以形成包含光阻剂的罩幕元件。当蚀刻制程形成凹陷于基材中时，可使用包含所选的设计布局的图案(例如栅极结构的不匹配的栅极端宽度)的罩幕元件来保护基材特定区域，以形成所需图案，例如栅极结构180的不匹配的栅极端宽度150及152，如图1所示。可以使用许多其他微影与蚀刻制程的例子，在基材上形成栅极结构的不匹配的栅极端宽度。应注意的是，在整个半导体元件结构制程中的不同制程阶段中，可多次使用具有栅极结构的不匹配的栅极端宽度的图案的光罩掩膜(或多于一个光罩掩膜)，以形成具有栅极结构的不匹配的栅极端宽度的所需图案。虽然本文中只讨论了两种不同的栅极端宽度，但是也可以考虑使用三种、四种、五种或多种栅极端宽度。

在一例子中，光罩掩膜可用来形成并图案化层间介电层104，其具有沿着层间介电层104的垂直侧壁164定义的不同开口尺寸，可使具有不同的栅极端宽度152以及的150栅极结构180形成在其中。

图2a描绘沿着图1的栅极结构180a的a-a’剖线剖切的半导体元件结构190的透视图。栅极端宽度150是定义在最外侧的鳍状结构102a的侧壁160与层间介电层104所定义的垂直侧壁162之间。半导体元件结构190是形成在基材10上，基材包含形成在其中的其他结构，例如浅沟渠隔离(sti)结构，其具有扩散区(例如主动区)形成于其中、及/或形成在浅沟渠隔离结构附近的鳍状结构(例如鳍式场效晶体管结构)、或任何可用于半导体基材中的其他适合的结构。以下将参照图7a至7c进一步说明包含其他材料形成于其中的基材10的例子。

在一例子中，基材10包含选自于至少一结晶硅(例如硅100或硅111)、氧化硅、应变硅、硅锗、掺杂或未掺杂多晶硅、掺杂或未掺杂硅晶圆、以及图案化或非图案化晶圆绝缘层覆硅(soi)、碳掺杂硅氧化物、氮化硅、掺杂硅、锗、砷化镓、玻璃以及蓝宝石。在利用绝缘层覆硅结构于基材10的实施例中，基材10包含埋式介电层设置在硅结晶基材上。在此描述的实施例中，基材10为含硅材料，例如结晶硅基材。而且，基材10并不限于任何特别尺寸、形状或材料。基材10可为圆形/环形基材，其直径为200mm、300mm、或其他直径，例如400mm等。基材10也可以是任何多边形、正方形、矩形、弧形或其他非圆形的工件，例如根据需求的多边形玻璃基材。

在一例子中，半导体元件结构190包含n型鳍式场效晶体管或p型鳍式场效晶体管。半导体元件结构190可包含在集成电路中，例如微处理器、记忆装置及/或其他集成电路。半导体元件结构190包含数个鳍状结构102、以及栅极结构180设置在每一个鳍状结构102上。每一个鳍状结构102包含源极/漏极区(图未示)，源极/漏极区是源极或漏极特征形成在鳍状结构102之中、之上及/或环绕鳍状结构102的区域。

鳍状结构102提供一个或多个元件形成于其上的主动区。可使用包含微影与蚀刻制程的适合的制程来制造鳍状结构102。微影制程包含形成光阻层(光阻剂)覆盖基材、将光阻剂曝光在图案中、进行曝光后的烘烤程序、以及显影光阻剂以形成包含光阻剂的罩幕元件。当蚀刻制程形成凹陷于基材中，并留下延伸的鳍片，例如鳍状结构102时，如图2a所示，可使用罩幕元件来保护基材的多个区域。可透过反应离子蚀刻法(rie)及/或其他适合的制程来蚀刻出凹陷。亦可使用其他许多在基材上形成鳍状结构的方法的实施例。

在一实施例中，鳍状结构102的宽度约为10nm，高度156介于约10nm到60nm之间(例如约50nm高)。然而，应当了解的是，鳍状结构102亦可具有其他尺寸。在一例子中，鳍状结构102包含硅材料或其他元素半导体，例如锗、以及包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟的化合物半导体。鳍状结构102亦可为包含硅锗(sige)、磷化镓砷(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)及/或磷化镓铟砷(gainasp)、或前述的组合的合金半导体。而且，更可根据需求而使用n型及/或p型掺质来对鳍状结构102进行掺杂。鳍状结构102及/或其他用于图案化鳍片或相邻的浅沟渠隔离区域的层，可经过一个或多个修剪制程。

如前所述，栅极结构180包含形成在一个选择的栅极介电层(如图7a至图7c所示的元件704)上的金属填充层108以及功函数金属层106。亦可依据需求在栅极结构180中形成额外的层，例如介面层、衬垫层、阻障层、或其他适合的层。为了清楚起见，图2a与图2b并未绘示出栅极介电层或其他层(如果有的话)。栅极结构180的栅极介电层包含氧化硅。氧化硅可透过适合的氧化及/或沉积方法来形成。可替代地，栅极结构180的栅极介电层可包含高介电常数(high-k)介电层，例如二氧化铪(hfo2)。可替代地，高介电常数介电层可选择性地包含其他高介电常数介电质，例如二氧化钛(tio2)、氧化铪锆(hfzro)、氧化钽(ta2o3)、硅酸铪(hfsio4)、氧化锆(zro2)、硅酸锆(zrsio2)、前述的组合、或其他适合的材料。高介电常数介电层可透过原子层沉积(ald)法及/或其他适合的方法来形成。

功函数金属层106是形成以用来协调n型金氧半导体(nmos)或p型金氧半导体(pmos)中之后来形成的金属栅极的功函数。因此，功函数金属层106可为用于p型金氧半导体元件的p型功函数金属材料、或为用于n型金氧半导体元件的n型功函数金属材料。适合的p型功函数金属的例子为具有范围介于4.8ev与5.2ev之间的功函数，且包含氮化钛(tin)、氮化钽(tan)、钌(ru)、钼(mo)、铝(al)、氮化钨(wn)、硅化锆(zrsi2)、硅化钼(mosi2)、硅化钽(tasi2)、硅化镍(nisi2)、氮化钨(wn)、或其他适合的p型功函数金属材料、或前述的组合。适合的n型功函数金属的例子为具有范围介于3.9ev与4.3ev之间的功函数，且包含钛(ti)、银(ag)、铝化钽(taal)、碳化钽铝(taalc)、铝化铪(hfal)、钛铝(tial)、氮化钛铝(tialn)、碳化钽(tac)、碳氮化钽(tacn)、氮硅化钽(tasin)、锰(mn)、锆(zr)、或其他适合的n型功函数金属材料、或前述的组合。

功函数数值与功函数金属层106的材料组成有关。选择功函数金属层106的材料来调整功函数数值，以在在各区域形成的元件中达到所需的临界电压(vt)。功函数金属层106可透过化学气相沉积(cvd)、物理气相沉积(pvd)以及原子层气相沉积及/或其他适合的方法形成。在此所描述的例子中，功函数金属层106是透过原子层气相沉积制程所形成。

金属填充层108形成在功函数金属层106上方，且位于定义在层间介电层104中的开口内。金属填充层108可为透过化学气相沉积、物理气相沉积、电镀及/或其他适合的制程所形成的接触金属层。金属填充层108可包含铝、钨(w)或铜(cu)及/或其他适合的材料。金属填充层108可沉积在功函数金属层106上方，借此填充定义在层间介电层104中的开口的剩余部分。

层间介电层104可为透过化学气相沉积、高密度等离子化学气相沉积(hdp-cvd)、旋转涂布沉积、物理气相沉积、溅镀法(sputtering)或其他适合的制程所形成的介电层。介电层可由例如含硅材料、低介电常数材料及/或其他适合的介电材料所形成。用于层间介电层104的适合的介电材料例子包含氧化硅、氮氧化硅、四乙氧基硅烷(teos)氧化物、未掺杂硅玻璃、或掺杂硅氧化物，例如硼磷硅玻璃(bpsg)、氟硅玻璃(fsg)、磷硅玻璃(psg)、硼硅玻璃(bsg)及/或其他适合的介电材料。

在一例子中，层间介电层104是透过等离子辅助化学气相沉积(pecvd)制程、高密度等离子化学气相沉积制程或其他适合的沉积制程所沉积。在层间介电层104形成后，进行化学机械研磨(cmp)制程，以平坦化层间介电层104。当使用虚设栅极结构时，虚设栅极结构可当作化学机械研磨制程的研磨停止点。也就是说，化学机械研磨制程可停止在虚设栅极结构的顶面的暴露处，以形成环绕虚设栅极结构的层间介电层104。应注意的是，栅极结构180是在虚设栅极结构从层间介电层104的开口中移除之后，而形成在层间介电层104的开口中。虚设栅极结构是先前形成在基材10上且覆盖鳍状结构102，层间介电层104可形成在虚设栅极结构所定义的开口区中。当层间介电层104填满虚设栅极结构所定义的开口区后，接着移除虚设栅极结构以界定出层间介电层104的开口，并使鳍状结构102暴露出。接着，层间介电层104中的开口可让栅极结构180(例如包含功函数金属层106以及金属填充层108)形成于其中。图2a与图2b所绘示的层间介电层104是在一道或多道化学机械研磨制程以及虚设栅极结构移除制程后，接着是栅极结构形成制程以形成功函数金属层106以及金属填充层108。

如图2a所示，功函数金属层106为形成在基材10上且覆盖鳍状结构102的共形层。功函数金属层106是透过原子层沉积制程形成，这可使得功函数金属层106共形地且均匀地形成在鳍状结构102的外轮廓上，从而在基材10上形成实质相同的厚度。举例而言，功函数金属层106具有在基材10上的底部厚度112(y)、以及在鳍状结构102的侧壁160上的横向厚度110(y)。而且，功函数金属层106的底部厚度112与横向厚度110类似于层间介电层104的侧壁162上的侧面厚度111(y)以及鳍状结构102的顶面上的顶部厚度115(y)。在一例子中，底部厚度112(y)、横向厚度110(y)、顶部厚度115(y)、以及侧面厚度111(y)在约5nm至30nm之间，例如10nm至20nm之间。

功函数金属层106的厚度可透过改变制程参数来调整及控制，例如沉积时间、沉积温度、制程参数以及原子层沉积制程期间的前驱物脉冲(precursorpulse)的次数。举例而言，较长的沉积制程时间提供功函数金属层106较厚的厚度，反的亦然。可替代地，功函数金属层106的厚度也经常透过改变在原子层沉积制程期间所供应的前驱物脉冲的次数与频率来控制与调整。而且，当在原子层沉积制程期间中使用较高的射频源或是偏压功率也可以使功函数金属层106具有较大的厚度。较高的基材温度范围也可增加功函数金属层106的沉积率，故可增加功函数金属层106的沉积速度。在此所描述的例子中，功函数金属层106是透过改变沉积制程时间。在一些例子中，底部厚度112可能因为重力及/或偏压功率具有垂直方向性(如果有的话)，而略大于侧面厚度111与横向厚度110。

以足以共形覆盖鳍状结构102并衬靠在层间介电层104的侧壁162的，而不会生长过度的方式控制功函数金属层106的厚度(y)，生长过度会导致功函数金属层106在鳍状结构102间的区域172处合并。功函数金属层106在鳍状结构102间的区域172处合并可能不利地导致短路或漏电。

图2a所示的具有正规的栅极端宽度150的例子中，间隙114是定义为形成在鳍状结构102a及102d上的功函数金属层106的侧表面117与抵靠在层间介电层104的功函数金属层106的内壁119之间。在一例子中，间隙114具有间隙宽度116(z)。栅极端宽度150(x)包含间隙宽度116以及功函数金属层106两端的厚度。举例而言，栅极端宽度150为功函数金属层106的侧面厚度111(y)、间隙宽度116(z)以及功函数金属层106的横向厚度110(y)的总和，例如当功函数金属层106的侧面厚度111(y)等于横向厚度110(y)时，x＝2y+z。因此，透过控制栅极端宽度150以及功函数金属层106的厚度，可于鳍状结构102之间的区域172不过度成长的情况下，控制定义在间隙114中的间隙宽度116。图2a所描绘的例子中，栅极端宽度150足够长而可让功函数金属层106共形成在层间介电层104的垂直侧壁162以及基材10上并覆盖鳍状结构102，而不会在间隙114以及区域172中合并。

在一例子中，图2a所描绘的栅极结构180a的栅极端宽度150(x)是大于二倍的功函数金属层106的厚度(例如x>2y)，因为栅极端宽度150(x)包含功函数金属层106的侧面厚度111与横向厚度110(y+y)以及间隙宽度116(z)。

图2b描绘沿着图1的栅极结构180d的b-b’剖线剖切的半导体元件结构190的透视图。在这个例子中，栅极端宽度152(x’)是定义在最外侧的鳍状结构102a的侧壁160(例如，面对层间介电层104的垂直侧壁164)与层间介电层104所定义的垂直侧壁164之间。栅极端宽度152是配置为小于栅极端宽度150。图1绘示一个示范性的宽度差154。在一例子中，栅极结构180d的栅极端宽度152比栅极结构180a的栅极端宽度150短约20％至60％，例如约30％至50％(例如x’<x)。在一特定的例子中，栅极结构180d的栅极端宽度152比栅极结构180a的栅极端宽度150短约35％至40％。在一例子中，栅极结构180d的栅极端宽度152介于约20nm至50nm之间，且栅极结构180a的栅极端宽度150介于约25nm至75nm之间。

当栅极结构180d的栅极端宽度152缩小时，形成在鳍状结构102上的功函数金属层106可能会因为缩小的空间，而无法共形地形成在栅极端宽度152所定义的区域中。因此，功函数金属层106的侧表面117可能会紧密邻近抵靠在层间介电层104上的功函数金属层106的内壁119，而留下小于图2a所示的间隙114的间隙165，以及小于图2a所示的间隙114的间隙宽度155(z’)。在一些例子中，当侧表面117与内壁119合并或直接接触内壁119时，在小间隙165中的间隙宽度155(z’)可能会接近于0而可忽略，像是小于5nm，例如小于3nm。

在图2b所描绘的例子中，小间隙165中的间隙宽度155是可以被忽略的，从而形成合并结构，例如位于栅极结构180一端的合并的功函数金属层106。在这样的例子中，缩小的栅极端宽度152约为侧面厚度111以及功函数金属层106的横向厚度110的组合，而没有来自小间隙165的任何间隙宽度。因此，缩小的栅极端宽度152(x’)为约二倍的功函数金属层106厚度，例如x’＝2y，如侧面厚度111与横向厚度110所示。

如前述讨论，当横向厚度110(y)以及侧面厚度111(y)的厚度介于约5nm至30nm之间时，例如介于约10nm至20nm，缩小的栅极端宽度152(x’＝2y)的厚度约为10nm至60nm，例如约20nm至40nm。

在一些例子中，功函数金属层106的侧面厚度111以及横向厚度110过度合并或甚至重迭，缩小的栅极端宽度152(x’)可小于功函数金属层106的厚度的二倍，但大于功函数金属层106的侧面厚度111或横向厚度110，例如y<x’<2y。在这样的例子中，缩小的栅极端宽度152(x’)可具有约10nm至50nm的厚度，例如约20nm至35nm。

可相信的是，在栅极端的功函数金属层106的合并结构在类似的临界电压下，提供了具有较高电流的较佳的元件性能。然而，过厚的功函数金属层106(例如大于60nm)也可能不利地导致功能金属层106在鳍状结构102之间的区域172中合并。因此，通过使功函数金属层106的厚度在良好的控制范围，可选择性地合并在栅极端(例如，由抵靠在层间介电层104的垂直侧壁162及164的栅极端宽度150及152所定义的区域)的功函数金属层106，可提高元件的电性性能，但可避免在区域172处的过度生长或合并，而可以防止短路或漏电。

如上述，元件结构的较短有效栅极长度及/或宽度提高了晶体管元件的速度。因此，透过使用栅极结构180d的缩小栅极端宽度152，以及在栅极端的合并的(或更厚)功函数金属层106，可获得具有较高电流、较高电子移动率、高速度以及低漏电的增强电性能的元件结构。而且，透过控制栅极端宽度152的尺寸以及功函数金属层106的厚度，可调变或改变鳍式场效晶体管的元件性能以及其他参数。

在一例子中，当特定元件结构，例如中央处理器的逻辑电路元件、绘图卡或行动持设备等类似物，需要较高的操作速度时，可使用较具有正规栅极端宽度的栅极结构多的具有缩小的栅极端宽度的栅极结构。举例而言，半导体元件结构中的具有缩小的栅极端宽度的栅极结构的数量可大于具有正规的栅极端宽度的栅极结构。在一例子中，半导体元件结构中具有缩小栅极端宽度的栅极结构的数量可比具有正规栅极端宽度的栅极结构的数量多15％至70％。

相反地，对于不需要像逻辑电路元件，例如记忆体、储存元件等类似物，这么高的元件操作速度的特定元件结构，可使用较具有正规的栅极端宽度的栅极结构少的具有缩小栅极端宽度的栅极结构。举例而言，半导体元件结构中具有缩小栅极端宽度的栅极结构的数量可小于具有正规栅极端宽度的栅极结构。在一例子中，半导体元件结构中的具有缩小栅极端宽度的栅极结构的数量可比具有正规栅极端宽度的栅极结构的数量少15％-70％。

应注意的是，栅极结构180d的栅极端宽度152的缩小并不会影响鳍状结构102之间的间距及/或距离(例如区域172)。因此，在栅极端处的功函数金属层106的合并(例如栅极端宽度152的尺寸缩减)并不会影响鳍状结构102之间的电性性能。

图3是绘示依照一些实施方式的一种半导体元件结构305的另一个例子的上视图。除了具有较少数量的鳍状结构102外，图3所示的半导体元件结构305具有类似于图1及图2b所述的形成在栅极端结构的缩小的栅极端宽度。代替图1至图2b所示的四个鳍状结构102(如所示的鳍状结构102a、102b、102c及102d)，半导体元件结构305具有两个鳍状结构102(如所示的鳍状结构102e及102f)。应注意的是，鳍状结构102的数量是可以依据需求而变化或任意排列。

在图3所描绘的例子中，形成缩小的栅极端宽度152于栅极结构108d上，以提供较短的有效栅极宽度来加强电性性能。相较于图1的四个鳍状结构102，因为半导体元件结构305的鳍状结构102的数量为二，鳍状结构102e及102f之间的区域307具有与图1至图2a的区域172不同的尺寸。

图4描绘沿着图3的栅极结构180d的c-c’剖线剖切的半导体元件结构305的透视图。栅极端宽度是定义在鳍状结构102f的侧壁160与层间介电层104所定义的垂直侧壁164之间。因为形成在半导体元件结构305中的鳍状结构102的数量减少，因此鳍状结构102之间，例如鳍状结构102e与102f之间，的间距或距离可缩小、增加或等于图1至图2b所描绘的区域172的间距或距离。

同样地，功函数金属层106是共形地形成在层间介电层104所定义的开口中，并覆盖鳍状结构102e与102f。透过控制栅极端宽度152以及功函数金属层106的厚度，可调节或调整形成在功函数金属层106的侧表面117与抵靠在具有间隙宽度308的层间介电层104的功函数金属层106的内壁119的间隙310。同样地，可以类似图2b的例子的可合并功函数金属层106的方式来控制间隙宽度308，并在鳍状结构102e与102f之间的区域307中留下所需的距离。虽然图4描绘的例子显示出间隙宽度308是相对小范围，然应注意的是，间隙宽度308的范围可依需求而从0nm(例如，合并的功函数金属层106)至20nm。

图5a及5b是绘示半导体元件结构501及505的其他例子的上视图。每一个半导体结构501及505具有具不同的缩小栅极宽度安排的不同数量的栅极结构。在图5a所描绘的半导体元件结构501中，栅极结构502b与502d具有缩小的栅极端宽度152，且栅极结构502a、502c及502e具有正规的栅极端宽度150。每一个栅极结构502b与502d以及栅极结构502a、502c及502e是介于彼此之间，反之亦然，且具有不同栅极端宽度的栅极结构的数量可依据需求改变。

在图5b所描绘的半导体元件结构505中，具有正规栅极端宽度150的第一组栅极结构504b及504c可外切于具有缩小的栅极端宽度152的第二组栅极结构504a及504d，或夹在具有缩小的栅极端宽度152的第二组栅极结构504a及504d之间。也就是说，具有正规的栅极端宽度150的第一组栅极结构504b及504c是形成于半导体元件结构505的内部区域，且具有缩小的栅极端宽度152的第二组栅极结构504a及504d是形成于与半导体元件结构505的内部区域相切的半导体元件结构505的外部区域。应注意的是，具有不同尺寸的栅极端宽度的栅极结构的数量或排列，可依据元件电性性能安排与调整的需求而改变。

图6是绘示依照一种进行来形成半导体元件结构，例如图4所示的元件结构305的制程600的示范流程图。图7a至图7c是绘示依照一些实施方式的基材的部分对应制程600的不同阶段的剖视图。利用制程600的图7a至图7c所示的例子是配置以形成如先前参考图3及图4的所讨论的半导体元件结构305。然而，应注意的是，可利用制程600以及图7a至图7c所示的示范结构来形成任何适合的结构，包含图1至图2b所示的半导体元件结构190、或是其他未在此呈现的半导体结构。

制程600始于操作602，以提供具有形成于基底700上的数个鳍状结构102的基材10，如图7a所示。鳍状结构102可透过蚀刻掉部分的基材10的方式，在基底700上方的基材10中形成沟渠。接着可填充隔离材料于沟渠中，随后进行化学机械研磨。也可以使用其他制程技术来制造隔离结构及/或鳍状结构102。隔离结构隔离基材10的一些区域。在一例子中，隔离结构可为浅沟渠隔离结构702及/或其他适合的隔离结构。浅沟渠隔离结构702可由氧化硅、氮化硅、氮氧化硅、氟硅石玻璃、低介电常数介电材料及/或其他适合的隔离材料所形成。浅沟渠隔离结构702可包含多层结构，例如具有一个或多个衬垫层。

在图7a描绘的例子中，栅极介电层704保留在基材10上。应注意的是，定义在层间介电层104中的开口705可透过移除虚设栅极结构的方式来形成。虚设栅极结构可包含栅极介电层以及栅极电极层。当移除虚设栅极结构以形成开口705于层间介电层104中时，栅极介电层704可保留或不保留在基材10上。应注意的是，虚设栅极结构可具有符合具有不匹配的栅极端宽度的设计布局的需求的不同尺寸，借此当虚设栅极结构移除时，可在层间介电层104中留下不同尺寸的开口，以让具有不匹配的栅极端宽度的栅极结构形成在其中。因此，可以利用层间介电层中的开口的不同尺寸，来形成前述的具有不匹配的栅极端宽度的栅极结构，以符合不同的电性性能需求。

虽然图7a至图7c所描绘例子中的栅极介电层704是保留在基材10上，应注意的是在一些例子中，栅极介电层704可为牺牲层，其在将虚设栅极结构从基材10上移除时被移除。在这样的例子中，栅极结构可依据需求直接形成来接触鳍状结构102。

在一例子中，栅极介电层704可为高介电常数介电材料。高介电常数介电层包含二氧化铪、二氧化钛、氧化锆铪、氧化钽、硅酸铪、氧化锆、硅酸锆、前述的组合、或其他适合的材料。高介电常数介电层可透过在原子层沉积法及/或其他适合的方法来形成。

在操作604中，接着进行沉积制程，以形成功函数金属层106在栅极介电层704上，或当栅极介电层704不存在时，直接将功函数金属层106形成在鳍状结构102上。如前所述，功函数金属层106是形成来调配栅极结构的功函数。功函数金属层106可为用于p型金氧半导体元件的p型功函数金属材料、或为用于n型金氧半导体元件的n型功函数金属材料。适合的p型功函数金属材料包含氮化钛、氮化钽、钌(ru)、钼)、铝、氮化钨、硅化锆、硅化钼、硅化钽硅化镍(nisi2)、氮化钨、或其他适合的p型功函数金属材料、或前述的组合。适合的n型功函数金属材料包含钛、银、铝化钽、碳化铝钽、铝化铪、钛铝、氮化钛铝、碳化钽、碳氮化钽、氮硅化钽、锰)、锆、或其他适合的n型功函数金属材料、或前述的组合。功函数金属层106可透过化学气相沉积、物理气相沉积以及原子层沉积及/或其他适合的制程来形成。在此所描述的例子中，功函数金属层106是透过原子层沉积制程所形成，且功函数金属层106的厚度可透过在原子层沉积制程期间改变制程参数来调整及控制，例如沉积时间、前驱物脉冲的次数、脉冲频率、基材温度、压力或类似参数。在一例子中，功函数金属层106的厚度是可以透过改变用于沉积功函数金属层106的原子层沉积制程的沉积时间来调整。

在一例子中，功函数金属层106是沉积成在栅极结构的端部的功函数金属层106合并结构，这样的合并结构是由具有可忽略的间隙宽度308，例如小于3nm的缩减栅极端宽度152所定义，如图7b所示。

在操作606中，在共形的功函数金属层106形成后，接着进行金属填充沉积制程，以形成填充于定义在层间介电层104的开口中的金属填充层108，而完成栅极结构，如图7c所示。金属填充层108也可以称为接触金属层，其可透过化学气相沉积、物理气相沉积、电镀及/或其他适合的制程来制作。金属填充层108可包含铝、钨或铜及/或其他适合的材料。

应注意的是，半导体元件结构305是选择为具有特定范围内的缩小栅极端宽度152(例如较正规的栅极端宽度150小20％至60％)，以提供如前述的相对短的有效栅极宽度，进而改善半导体元件结构305的电性性能。此外，缩小栅极端宽度152的选择尺寸还可以在鳍状结构102与层间介电层104之间提供一个相对有限的空间，以形成具有可忽略的间隙宽度308的功函数金属层106的合并结构，例如形成在鳍状结构102上的功函数金属层106与抵靠在层间介电层104的内壁119之间的栅极端小于3nm。

应了解的是，在此揭露的不同实施方式提供了不同的揭露，且在不脱离本揭露的精神和范围内，在此可作任意的更动、替换及改变。举例而言，在此揭露的特定实施方式可例示形成鳍式场效晶体管元件的栅极结构，然而，其他实施方式也可能包含在平面型元件上的尺寸缩减以及使用栅极取代方法来制作平面型晶体管的方法。举例而言，栅极可形成在基材的平面区域，以提供元件通道区域。

因此，提供形成在栅极结构的具有缩小的栅极端宽度的元件结构及其制作方法。栅极结构的缩小栅极端宽度可具有较短的有效栅极宽度，因此增强了半导体元件结构的电性性能，例如较高的速度、较低的漏电流、以及可调整的元件结构参数。而且，在栅极结构中，形成于栅极端的合并功函数金属层具有较大的厚度也在相似的临界电压下，提供了较高的电流、较高的速度、以及低漏电流。而且，透过调变栅极端宽度152的尺寸以及功函数金属层106的厚度，可以调变或改变鳍式场效晶体管的元件性能以及其他参数。

在一实施例中，半导体元件结构包含数个栅极结构形成在数个鳍状结构上。栅极结构实质上垂直鳍状结构。其中这些栅极结构包含具有第一栅极端宽度的第一栅极结构以及具有第二栅极端宽度的第二栅极结构。其中，第二栅极端宽度小于第一栅极端宽度。

依据本揭露的一实施例，第二栅极端宽度比第一栅极端宽度小20％到60％。

依据本揭露的一实施例，第一栅极端宽度是定义在第一栅极结构的一端部与设置在邻近第一栅极结构的端部的鳍状结构之间，第二栅极端宽度是定义在第二栅极结构的一端部与设置在邻近第二栅极结构的端部的鳍状结构之间。

依据本揭露的一实施例，第一栅极结构与第二栅极结构中的至少一者包含一功函数金属层。

依据本揭露的一实施例，第二栅极端宽度是小于或等于功函数金属层的厚度的二倍。

依据本揭露的一实施例，第一栅极端宽度是大于功函数金属层的厚度的二倍。

依据本揭露的一实施例，一合并功函数金属层是形成在第二栅极端宽度所定义的一区域中。

依据本揭露的一实施例，合并功函数金属层包含形成在鳍状结构上的功函数金属的一侧表面，侧表面接触功函数金属层靠在层间介电层的垂直壁的内壁。

依据本揭露的一实施例，第二栅极端宽度是定义在层间介电层的垂直壁与鳍状结构的最外侧的侧壁之间。

依据本揭露的一实施例，栅极结构包含金属填充层设置在功函数金属层上。

依据本揭露的一实施例，栅极结构包含多个第二栅极结构，且第一栅极结构设置在第二栅极结构的一侧上。

依据本揭露的一实施例，栅极结构包含多个第二栅极结构，且第二栅极结构定义第一栅极结构。

依据本揭露的一实施例，栅极结构包含多个第二栅极结构，且第一栅极结构是设置在第二栅极结构之间。

依据本揭露的一实施例，第二栅极端宽度是介于20nm至50nm之间，且第一栅极端宽度是介于25nm至75nm之间。

在另一实施例中，半导体元件结构包含形成在基材上的数个鳍状结构以及形成在鳍状结构上方且实质垂直于鳍状结构的数个栅极结构。其中，至少两个栅极结构具有不匹配的栅极端宽度，其中这些栅极端宽度是定义在栅极结构的一者的一端部与设置在靠近这些栅极结构的此者的此端部的鳍状结构的其中一者的一侧壁之间。

依据本揭露的一实施例，不匹配的栅极端宽度具有20％到60％的宽度差异。

依据本揭露的一实施例，一合并功函数金属层是形成在栅极端宽度中的至少一者所定义的区域中。

依据本揭露的一实施例，栅极端宽度是沿着这些栅极结构的纵向宽度的一部分定义。

在又一实施例中，一种半导体元件结构的制造方法包含形成具有定义在基材中的开口的层间介电层，其中开口是由层间介电层中的垂直内壁所定义。形成功函数金属层在开口中。调整功函数金属层的厚度，以形成功函数金属层的合并结构抵靠在层间介电层的开口的垂直内壁。

依据本揭露的一实施例，功函数金属层的合并结构具有一宽度小于或等于功函数金属层的厚度的二倍。

依据本揭露的一实施例，合并结构是形成在层间介电层的开口的垂直内壁与从基材延伸出的鳍状结构之间。

以上已概述数个实施例的特征，因此熟悉此技艺者可更了解本揭露的态样。熟悉此技艺者应了解到，其可轻易地使用本揭露为基础，来设计或润饰其他制程与结构，以实现与在此所介绍的实施例相同的目的及/或达到相同的优点。熟悉此技艺者也应了解到，这类对等架构并未脱离本揭露的精神和范围，且熟悉此技艺者可在不脱离本揭露的精神和范围下，进行各种的更动、取代与修改。