半导体装置的制作方法

本申请以日本专利申请2018－53338号(申请日：2018年3月20日)为基础申请来主张优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

本发明的实施方式一般来说涉及半导体装置。

背景技术：

作为电力转换等所使用的半导体装置，有在igbt(insulatedgatebipolartransistor：绝缘栅双极型晶体管)中内置fwd(freewheelingdiode：续流二极管)而成的rc－igbt(reverseconductinginsulatedgatebipolartransistor：逆导型绝缘栅双极型晶体管)。希望半导体装置在动作时不易产生破坏。

技术实现要素：

实施方式提供一种难以产生破坏的半导体装置。

根据一个实施方式，半导体装置具有：第1电极、第1导电型的第1半导体区域、第2半导体区域、第2导电型的第3半导体区域、第2导电型的第4半导体区域、第1导电型的第5半导体区域、第2导电型的第6半导体区域、第2导电型的第7半导体区域、第1导电型的第8半导体区域、栅极电极、第2导电型的第9半导体区域、以及第2电极。上述第1半导体区域设置在上述第1电极之上。上述第2半导体区域设置在上述第1电极之上，在第1方向上与上述第1半导体区域分离。上述第3半导体区域设置在上述第1半导体区域与上述第2半导体区域之间，并具有比上述第2半导体区域高的第2导电型的杂质浓度。上述第4半导体区域设置在上述第1电极之上，并在与上述第1方向垂直的第2方向上，与上述第1半导体区域以及上述第3半导体区域并列。上述第5半导体区域设置在上述第1半导体区域、上述第2半导体区域、上述第3半导体区域以及上述第4半导体区域之上。上述第6半导体区域设置在上述第5半导体区域之上，并位于上述第1半导体区域之上。上述第7半导体区域设置在上述第5半导体区域之上，并位于上述第4半导体区域之上。上述第8半导体区域设置在上述第7半导体区域的一部分之上。上述栅极电极与上述第5半导体区域的一部分、上述第7半导体区域、以及上述第8半导体区域的至少一部分隔着栅极绝缘层对置。上述第9半导体区域设置在上述第6半导体区域以及上述第7半导体区域的周围，并位于上述第2半导体区域之上，具有比上述第6半导体区域以及上述第7半导体区域各自高的第2导电型的杂质浓度。上述第2电极设置在上述第6半导体区域、上述第7半导体区域以及上述第8半导体区域之上，并与上述第6半导体区域、上述第7半导体区域、上述第8半导体区域以及上述第9半导体区域电连接。

附图说明

图1是实施方式涉及的半导体装置的俯视图。

图2是包括图1的a－a’剖面的立体剖视图。

图3(a)以及图3(b)是包括图1的b－b’剖面的立体剖视图以及包括c－c’剖面的立体剖视图。

图4(a)以及图4(b)是包括图1的d－d’剖面的立体剖视图以及包括e－e’剖面的立体剖视图。

图5是表示实施方式涉及的半导体装置的下表面的构造的俯视图。

图6(a)以及图6(b)是表示参考例涉及的半导体装置的下表面的构造的俯视图。

图7是表示实施方式的第1变形例涉及的半导体装置的下表面的构造的俯视图。

图8是表示实施方式的第2变形例涉及的半导体装置的下表面的构造的俯视图。

图9是表示实施方式的第3变形例涉及的半导体装置的下表面的构造的俯视图。

图10是表示实施方式的第4变形例涉及的半导体装置的下表面的构造的俯视图。

图11(a)以及图11(b)是图10的a－a’剖视图以及b－b’剖视图。

图12(a)以及图12(b)是图10的c－c’剖视图以及d－d’剖视图。

具体实施方式

以下，参照附图对本发明的各实施方式进行说明。

附图是模式图或者概念图，各部分的厚度与宽度的关系、部分间的大小的比率等不限定于一定与现实的相同。即便是表示相同部分的情况，也存在根据附图而相互的尺寸、比率被不同表示的情况。

在本申请说明书和各图中，对与已经说明过的要素相同的要素赋予相同的附图标记来适当地省略详细的说明。

在以下的说明以及附图中，n⁺、n、n^－以及p⁺、p、p^－的标注表示各导电型中的杂质浓度的相对的高低。即，附带有“+”的标注表示与不附带“+”以及“－”的任意一个的标注相比杂质浓度相对高，附带有“－”的标注表示与什么都不附带的标注相比杂质浓度相对低。在各个区域中包含p型杂质和n型杂质这双方的情况下，这些标注表示这些杂质在相互补偿之后实际的杂质浓度的相对的高低。

关于以下说明的各实施方式，也可以使各半导体区域的p型与n型反转来实施各实施方式。

图1是实施方式涉及的半导体装置的俯视图。

图2是包括图1的a－a’剖面的立体剖视图。

图3是包括图1的b－b’剖面的立体剖视图以及包括c－c’剖面的立体剖视图。

图4是包括图1的d－d’剖面的立体剖视图以及包括e－e’剖面的立体剖视图。

图5是表示实施方式涉及的半导体装置的下表面的构造的俯视图。

在图2中，发射极电极32被透明表示。

如图1～图5所示，实施方式涉及的半导体装置100具有：n⁺型(第1导电型)阴极区域1(第1半导体区域)、半导体区域2(第2半导体区域)、p⁺型(第2导电型)半导体区域3(第3半导体区域)、p⁺型集电极区域4(第4半导体区域)、n^－型半导体区域5(第5半导体区域)、p型阳极区域6(第6半导体区域)、p型基极区域7(第7半导体区域)、n⁺型发射极区域8(第8半导体区域)、p⁺型保护环区域9(第9半导体区域)、n型缓冲区域12、p⁺型阳极13、p⁺型接触区域14、栅极电极20、导电层25、集电极电极31(第1电极)、发射极电极32(第2电极)、以及栅极焊盘33。

在实施方式的说明中，使用xyz正交坐标系。将n⁺型阴极区域1、p⁺型半导体区域3、以及半导体区域2排列的方向设为x方向(第1方向)。将与x方向垂直且n⁺型阴极区域1以及p⁺型集电极区域4排列的方向设为y方向(第2方向)。将与x方向以及y方向垂直的方向设为z方向(第3方向)。为了说明，将从n⁺型阴极区域1以及p⁺型集电极区域4朝向n^－型半导体区域5的方向称为“上”，将其相反方向称为“下”。这些方向基于n⁺型阴极区域1、p⁺型集电极区域4以及n^－型半导体区域5的相对的位置关系，与重力的方向无关系。

如图1所示，发射极电极32以及栅极焊盘33设置在半导体装置100的上表面，且相互分离。例如，发射极电极32在x方向设有多个。在发射极电极32的周围设置有布线层34。布线层34与栅极焊盘33连接。例如，布线层34的一部分在发射极电极32彼此之间沿y方向延伸。

半导体装置100具有igbt区域r1以及fwd区域r2。在图1所示的例子中，igbt区域r1以及fwd区域r2分别在x方向以及y方向设有多个。各个发射极电极32设置在沿y方向交替设置的igbt区域r1以及fwd区域r2之上。

如图2以及图3所示，集电极电极31设置在半导体装置100的下表面。n⁺型阴极区域1、半导体区域2、p⁺型半导体区域3以及p⁺型集电极区域4设置在集电极电极31之上，与集电极电极31电连接。

如图5所示，半导体区域2的一部分在x方向与n⁺型阴极区域1分离。p⁺型半导体区域3在x方向设置在n⁺型阴极区域1与半导体区域2之间。p⁺型集电极区域4在y方向与n⁺型阴极区域1以及p⁺型半导体区域3并列。p⁺型集电极区域4在x方向与半导体区域2的另一部分并列。

在图5所示的例子中，n⁺型阴极区域1在x方向设置在一对p⁺型半导体区域3之间。n⁺型阴极区域1以及一对p⁺型半导体区域3在x方向上设置在半导体区域2的一部分的彼此之间。半导体区域2例如设置在多个n⁺型阴极区域1、多个p⁺型半导体区域3以及多个p⁺型集电极区域4的周围。

如图2以及图3所示，n型缓冲区域12设置在n⁺型阴极区域1、半导体区域2、p⁺型半导体区域3以及p⁺型集电极区域4之上。半导体区域2也可以与n型缓冲区域12设为一体。n^－型半导体区域5设置在n型缓冲区域12上。

p型阳极区域6设置在n^－型半导体区域5之上，位于n⁺型阴极区域1以及p⁺型半导体区域3之上。p⁺型阳极13设置在p型阳极区域6的一部分之上。导电层25例如在y方向上隔着绝缘层26而与n^－型半导体区域5的一部分以及p型阳极区域6对置。

p型基极区域7设置在n^－型半导体区域5之上，位于p⁺型集电极区域4之上。n⁺型发射极区域8以及p⁺型接触区域14设置在p型基极区域7之上。栅极电极20例如在y方向上隔着栅极绝缘层21而与n^－型半导体区域5的一部分、p型基极区域7以及n⁺型发射极区域8的至少一部分对置。

发射极电极32设置在p型阳极区域6、p⁺型阳极13、n⁺型发射极区域8、p⁺型接触区域14以及导电层25之上，与这些区域电连接。栅极电极20与发射极电极32相互电分离。

如图3以及图4所示，p⁺型保护环区域9设置在p型阳极区域6以及p型基极区域7的周围，位于半导体区域2之上。p⁺型保护环区域9的一部分在x方向上设置在栅极电极20彼此之间以及导电层25彼此之间。p⁺型保护环区域9经由p型阳极区域6以及p型基极区域7而与发射极电极32电连接。在p⁺型保护环区域9之上隔着绝缘层设置有导电层28。导电层28与栅极电极20以及布线层34连接。即，栅极电极20经由导电层28以及布线层34与栅极焊盘33电连接。

如图4所示，可以在p⁺型保护环区域9的周围设置p⁺型保护环区域10a以及p⁺型保护环区域10b。p⁺型保护环区域10a与p⁺型保护环区域9分离。p⁺型保护环区域10b与p⁺型保护环区域10a分离。

对半导体装置100的各构成要素的材料的一个例子进行说明。

n⁺型阴极区域1、半导体区域2、p⁺型半导体区域3、p⁺型集电极区域4、n^－型半导体区域5、p型阳极区域6、p型基极区域7、n⁺型发射极区域8、p⁺型保护环区域9、p⁺型保护环区域10、n型缓冲区域12、p⁺型阳极13、以及p⁺型接触区域14包括硅、炭化硅、氮化镓或者砷化镓作为半导体材料。在使用硅作为半导体材料的情况下，作为n型杂质，可使用砷、磷或者锑。作为p型杂质，可使用硼。

栅极电极20以及导电层25包括多晶硅等导电材料。

栅极绝缘层21以及绝缘层26包括氧化硅等绝缘材料。

集电极电极31、发射极电极32、栅极焊盘33、以及布线层34包括铝等金属。

接下来，对半导体装置100的动作进行说明。

如果在相对于发射极电极32对集电极电极31施加了正电压的状态下，对栅极电极20施加了阈值以上的电压，则在p型基极区域7的栅极绝缘层21附近的区域形成沟道(反转层)。igbt区域r1变为导通状态。此时，电子通过该沟道从n⁺型发射极区域8注入至n^－型半导体区域5。空穴从p⁺型集电极区域4注入至n^－型半导体区域5。然后，如果对栅极电极20施加的电压变得低于阈值，则p型基极区域7中的沟道消失，igbt区域r1变为截止状态。

通过多个半导体装置100构成例如桥接电路。该情况下，如果一个半导体装置100从导通状态切换为截止状态，则基于桥接电路的电感成分，对其它的半导体装置100的发射极电极32施加感应电动势。由此，在该其它的半导体装置100中，fwd区域r2进行动作。从p型阳极区域6(p⁺型阳极13)向n^－型半导体区域5注入空穴，从n⁺型阴极区域1向n^－型半导体区域5注入电子。

参照图6，对实施方式的效果进行说明。

图6是表示参考例涉及的半导体装置的下表面的构造的俯视图。

在图6(a)所示的半导体装置101中，没有设置p⁺型半导体区域3。n型缓冲区域12的一部分设置在n⁺型阴极区域1彼此之间以及p⁺型集电极区域4彼此之间。在图6(b)所示的半导体装置102中，没有设置p⁺型半导体区域3。p⁺型半导体区域2a设置在n⁺型阴极区域1彼此之间以及p⁺型集电极区域4彼此之间。

在将半导体装置关断时，如果由感应电动势等相对于发射极电极32对集电极电极31施加大的电压，则半导体装置迁移为雪崩状态。此时，在栅极绝缘层21的底部、绝缘层26的底部产生碰撞电离，在n^－型半导体区域5生成电子以及空穴。生成的电子朝向集电极电极31漂移，使n^－型半导体区域5的集电极电极31侧的电位降低。此时，n^－型半导体区域5与p⁺型集电极区域4之间的扩散电位(日语：内蔵電位)降低。由此，从p⁺型集电极区域4向n^－型半导体区域5注入空穴，半导体装置中流动电流。

碰撞电离的产生容易度根据栅极绝缘层21以及绝缘层26的深度以及形状的偏差，在各个栅极绝缘层21以及绝缘层26中不同。如果在一部分的栅极绝缘层21或者绝缘层26集中产生碰撞电离，则电流集中流向其附近的p⁺型集电极区域4(igbt区域r1)，产生细丝电流。在产生了细丝电流的场所，温度随时间的经过不断上升。如果温度上升，则载流子的平均自由程变短，所以难以产生碰撞电离。因此，如果温度上升，则细丝电流不断向邻接的温度低的区域移动。

在下表面设置有n⁺型阴极区域1的fwd区域r2中，不产生来自集电极电极31的空穴的注入。因此，细丝电流不向fwd区域r2移动。因此，在参考例涉及的半导体装置101的情况下，细丝电流在一个igbt区域r1内持续移动。

例如，如果igbt区域r1的中心侧的温度上升，则细丝电流的一部分朝向igbt区域r1与fwd区域r2的边界附近移动。此时，细丝电流不向fwd区域r2移动，也不向温度上升了的igbt区域r1的中心侧移动。因此，细丝电流在igbt区域r1与fwd区域r2的边界附近持续产生。结果，上述边界附近的温度因细丝电流而持续上升。最终，半导体装置101因热失控而被破坏。

关于该课题，在参考例涉及的半导体装置102中，沿x方向在n⁺型阴极区域1彼此之间以及p⁺型集电极区域4彼此之间设置有p⁺型半导体区域2a。多个p⁺型集电极区域4彼此通过p⁺型半导体区域2a而电连接。通过设置p⁺型半导体区域2a，使得空穴经过p⁺型半导体区域2a从集电极电极31向n^－型半导体区域5注入。因此，细丝电流向igbt区域r1的外侧的p⁺型半导体区域2a移动，能够向其它的igbt区域r1移动。由此，可抑制局部的温度的上升。能够降低半导体装置102因细丝电流而被破坏的可能性。

另一方面，为了使半导体装置为截止状态时的耐压提高，希望在igbt区域r1以及fwd区域r2的周围设置p⁺型保护环区域9。通过设置p⁺型保护环区域9，栅极绝缘层21下端以及绝缘层26下端处的电场集中被缓和。

在半导体装置102中设置了p⁺型保护环区域9的情况下，p⁺型保护环区域9位于p⁺型半导体区域2a之上。即，形成由p⁺型半导体区域2a、n^－型半导体区域5、以及p⁺型保护环区域9构成的寄生pnp晶体管。如果在该寄生晶体管中流过细丝电流，n^－型半导体区域5的温度上升，则寄生晶体管变得容易动作。

在本实施方式中，关于上述课题，设有n型的半导体区域2以及p⁺型半导体区域3。半导体区域2设置在p⁺型保护环区域9之下。p⁺型半导体区域3设置在半导体区域2与n⁺型阴极区域1之间。

根据该构成，与在p⁺型保护环区域9之下设有p⁺型半导体区域2a的情况相比，能够抑制空穴向p⁺型保护环区域9正下方的n^－型半导体区域5注入。由此，能够抑制寄生晶体管进行动作。通过与半导体区域2邻接地设置p⁺型半导体区域3，细丝电流能够经由p⁺型半导体区域3在igbt区域r1彼此之间移动。

即，根据本实施方式，能够降低半导体装置因细丝电流以及寄生晶体管的动作而被破坏的可能性。

如图3所示，希望半导体区域2的宽度w1比p⁺型保护环区域9的宽度w2大。通过使宽度w1比宽度w2大，p⁺型半导体区域3与p⁺型保护环区域9在上下方向上不对置。由此，由p⁺型半导体区域3、n^－型半导体区域5以及p⁺型保护环区域9构成的寄生pnp晶体管变得难以动作。

若换种说法来表述，则半导体区域2的宽度是半导体区域2的沿y方向延伸的部分在x方向上的长度、或者半导体区域2的沿x方向延伸的部分在y方向上的长度。

同样，p⁺型保护环区域9的宽度是p⁺型保护环区域9的沿y方向延伸的部分在x方向上的长度、或者p⁺型保护环区域9的沿x方向延伸的部分在y方向上的长度。

在设有n型的半导体区域2的情况下，当相对于集电极电极31对发射极电极32施加了电压时，在由半导体区域2、n型缓冲区域12、n^－型半导体区域5以及p⁺型保护环区域9构成的二极管中也流过电流。例如，设计成可抑制空穴向fwd区域r2的注入且fwd区域r2以高速进行动作。该情况下，如果经过p⁺型保护环区域9向n^－型半导体区域5注入空穴，则二极管的动作速度降低。为了抑制来自p⁺型保护环区域9的空穴的注入量，有效的做法是降低来自半导体区域2的电子的注入量。因此，希望半导体区域2中的n型杂质浓度比n⁺型阴极区域1中的n型杂质浓度低。

希望p⁺型半导体区域3的宽度w3被设定为细丝电流容易通过的长度。希望宽度w3为200μm以上。希望宽度w2比p⁺型半导体区域3的宽度w3窄。p⁺型保护环区域9与n^－型半导体区域5构成寄生二极管。通过缩窄宽度w2，能够降低作为阳极区域发挥功能的p⁺型保护环区域9的面积。能够降低寄生二极管中的空穴的注入量。

若换种说法来表述，则p⁺型半导体区域3的宽度是p⁺型半导体区域3的沿y方向延伸的部分在x方向上的长度、或者p⁺型半导体区域3的沿x方向延伸的部分在y方向上的长度。

(第1变形例)

图7是表示实施方式的第1变形例涉及的半导体装置的下表面的构造的俯视图。

如图7所示，在第1变形例涉及的半导体装置110中，设有p^－型的半导体区域2。即，半导体区域2中的p型杂质浓度比p⁺型半导体区域3以及p⁺型集电极区域4各自的p型杂质浓度低。

例如，p⁺型半导体区域3中的p型的峰值杂质浓度为8.0×10¹⁶atoms/cm³以上且1.0×10¹⁹atoms/cm³以下。半导体区域2中的p型的峰值杂质浓度为5.0×10¹⁶atoms/cm³以下。这样，如果半导体区域2中的p型杂质浓度低于p⁺型半导体区域3中的p型杂质浓度，则半导体区域2的导电型可以是n型以及p型的任意一个。

即便在半导体区域2为p型的情况下，通过使半导体区域2的p型杂质浓度低，也能够抑制空穴向p⁺型保护环区域9正下方的n^－型半导体区域5的注入。因此，能够与半导体装置100同样地降低半导体装置因细丝电流以及寄生晶体管的动作而被破坏的可能性。

在半导体区域2为p型的情况下，当fwd区域r2动作时，能够抑制由n^－型半导体区域5以及p⁺型保护环区域9构成的二极管的动作。因此，可使半导体装置110的二极管动作高速化。

(第2变形例)

图8是表示实施方式的第2变形例涉及的半导体装置的下表面的构造的俯视图。

如图8所示，在第2变形例涉及的半导体装置120中，在n⁺型阴极区域1、半导体区域2、p⁺型半导体区域3、以及p⁺型集电极区域4的周围，替代n型缓冲区域12的一部分而设有p型半导体区域15。通过本变形例涉及的半导体装置120，也能够与半导体装置100同样地降低半导体装置因细丝电流以及寄生晶体管的动作而被破坏的可能性。

(第3变形例)

图9是表示实施方式的第3变形例涉及的半导体装置的下表面的构造的俯视图。

在第3变形例涉及的半导体装置130中，在n⁺型阴极区域1的周围设置有n型的半导体区域2。在x方向上与n⁺型阴极区域1邻接地设置有多个p⁺型半导体区域3。多个p⁺型半导体区域3沿y方向排列。

在igbt区域r1中，在半导体区域2中设置有多个p⁺型集电极区域4。多个p⁺型集电极区域4沿着x方向以及y方向排列。设置于fwd区域r2的n⁺型阴极区域1以及多个p⁺型半导体区域3在y方向上设置在多个p⁺型集电极区域4与其它的多个p⁺型集电极区域4之间。

p⁺型半导体区域3彼此之间的距离、p⁺型集电极区域4彼此之间的距离以及p⁺型半导体区域3与p⁺型集电极区域4之间的距离分别被设定为，细丝电流能够在这些区域之间移动。例如，这些距离比p⁺型半导体区域3以及p⁺型集电极区域4各自的x方向或者y方向上的长度小，为10μm以下。

通过本变形例涉及的半导体装置130，也能够与半导体装置100同样地降低半导体装置因细丝电流以及寄生晶体管的动作而被破坏的可能性。

在igbt区域r1中，通过多个p⁺型集电极区域4相互分离，能够使igbt区域r1的下表面处的有效的p型杂质浓度降低。因此，能够抑制使igbt区域r1动作时的来自下表面的空穴的注入。能够缩短开关时间而降低开关损失。

(第4变形例)

图10是表示实施方式的第4变形例涉及的半导体装置的下表面的构造的俯视图。

图11是图10的a－a’剖视图以及b－b’剖视图。

图12是图10的c－c’剖视图以及d－d’剖视图。

在半导体装置100中，在igbt区域r1彼此之间以及fwd区域r2彼此之间设置有半导体区域2。与此相对，在第4变形例涉及的半导体装置140中，如图10所示，在igbt区域r1彼此之间以及fwd区域r2彼此之间没有设置半导体区域2。

如图11所示，在半导体装置140中，在布线层34之下没有设置p⁺型保护环区域9，栅极电极20以及导电层25沿x方向连续延伸。因此，在布线层34之下没有设置半导体区域2。

如图12所示，半导体区域2以及p⁺型保护环区域9仅在半导体装置140的外周设置。在图12的例子中，p⁺型保护环区域10a在p⁺型保护环区域9的周围，与p⁺型保护环区域9连续设置。p⁺型保护环区域10b在p⁺型保护环区域10a的周围，与p⁺型保护环区域10b连续设置。p⁺型保护环区域10a的下端的位置与p⁺型保护环区域9的下端的位置相比，位于上方，与p⁺型保护环区域10b的下端的位置相比，位于下方。p⁺型保护环区域10如图4所示，可以与p⁺型保护环区域9分离。

这样，能够根据设置有p⁺型保护环区域9的位置来适当地变更设置有半导体区域2的位置。在半导体区域2与n⁺型阴极区域1之间设置p⁺型半导体区域3，通过p⁺型半导体区域3而连接p⁺型集电极区域4彼此。由此，细丝电流能够在igbt区域r1彼此之间移动。因此，能够与半导体装置100同样地降低半导体装置因细丝电流以及寄生晶体管的动作而被破坏的可能性。

以上说明的各方式能够适当地组合来加以实施。例如，在半导体装置120～140中，半导体区域2的导电型也可以是p型。在半导体区域110、130以及140中，可以代替n型缓冲区域12的一部分而设置p型半导体区域15。在半导体装置110以及120中，可以在igbt区域r1排列多个p⁺型集电极区域4，在fwd区域r2排列多个p⁺型半导体区域3。

关于以上说明的各实施方式中的、各半导体区域之间的杂质浓度的相对的高低，例如能够使用scm(扫描式静电电容显微镜)来进行确认。各半导体区域中的载流子浓度能够视为与在各半导体区域中活化的杂质浓度相等。因此，关于各半导体区域之间的载流子浓度的相对的高低，也能够使用scm来进行确认。

关于各半导体区域中的杂质浓度，例如能够通过sims(二次离子质谱分析法)来进行测定。

以上，例示了本发明的若干实施方式，但这些实施方式只是例示，并不意图限定发明的范围。这些新的实施方式能够通过其他的各种方式加以实施，在不脱离发明主旨的范围，能够进行各种省略、置换、变更等。这些实施方式及其变形例包含在发明的范围及主旨中，并且，包含在权利要求书所记载的发明及其等同的范围中。另外，前述的各实施方式能够相互组合而实施。