一种漂移阶跃恢复二极管的制作方法

本发明涉及一种半导体开关二极管，特别涉及一种漂移阶跃恢复二极管。

背景技术

漂移阶跃恢复二极管(driftsteprecoverydiodes，简称dsrd)是一种半导体开关二极管，由俄罗斯ioffe物理技术研究所提出，一般应用于超宽带(ultrawideband，简称uwb)系统中，在多种脉冲信号源中被作为关键器件使用，可以达到纳秒甚至皮秒级的开关时间，且具有高峰值功率、高脉冲重复频率以及高时间稳定度等特点，

dsrd器件一般有以下几种技术路线，分别为p⁺-n0-n⁺型dsrd器件、p⁺-p0-n⁺型dsrd器件以及p⁺-p-n0-n⁺型dsrd器件。p⁺-p-n0-n⁺型dsrd器件是目前阶段比较常用的一种方案，其脉冲产生电路的基本工作过程有两个阶段：正向泵浦阶段和反向泵浦阶段。在dsrd器件处于脉冲放电的正向泵浦阶段时，正向电流注入器件内部的少数载流子分别存储在p型载流子存储层以及n型基区中；当dsrd器件处于脉冲放电的反向泵浦阶段时，dsrd器件中存储的少数载流子被抽取，形成反向电流，而该反向电流下降阶段中，储能原件中的电流转移到负载电阻上，从而在负载电阻上形成电压脉冲，即少数载流子的抽取速度决定了脉冲系统输出的电压脉冲前沿的脉冲前沿时间、电压上升率及电压峰值。

对于单个硅基dsrd器件，在几千伏甚至是几十千伏的纳秒级脉冲系统中，由于漂移区厚度很大，已无法满足脉冲前沿的时间要求，需要多个器件串联使用，这极大地增大了系统的体积。对于硅基dsrd器件优化的方向主要有两点，即在同样的漂移区厚度情况下尽量增大器件耐压和反向泵浦阶段的载流子抽取速度，从而减少器件串联的数量，减小系统体积。

技术实现要素：

本发明要解决的技术问题是通过改变漂移阶跃恢复二极管的内部结构，增大器件耐压，加速载流子抽取速度，不仅可以解决单个dsrd器件应用于低压脉冲系统中存在的电压脉冲前沿时间长、电压脉冲峰值低、漂移阶跃恢复二极管功耗大的问题，也可以减少高压脉冲系统中串并联的dsrd器件的数量，从而减小系统的体积。

本发明的技术方案：一种漂移阶跃恢复二极管，如图2所示，一种漂移阶跃恢复二极管，其元胞结构自下而上分别为包括n型欧姆接触电极1、n型重掺杂阴极区2、超结耐压基区3、p型等离子存储层4、p型重掺杂阳极5、p型欧姆接触电极6；所述超结耐压基区3包括n-柱区31与p-柱区32。

本发明的方案，相比于常规的p⁺-p-n0-n⁺漂移阶跃恢复二极管，本发明的漂移阶跃恢复二极管的耐压基区采用了超结结构。

本发明的有益效果为，本发明对常规p⁺-p-n0-n⁺漂移阶跃恢复二极管的耐压基区进行了改造，通过将均匀掺杂的n0基区改变为超结结构，即超结耐压基区3，从而改变了漂移阶跃恢复二极管在脉冲放电的反向泵浦阶段的载流子抽取路径，使纵向和横向都可以进行载流子的抽取，大大减少了少数载流子的平均移动距离，从而加速了少数载流子的抽取速度，使得反向泵浦阶段的时间降低，脉冲放电回路中的负载上形成的电压脉冲前沿的电压变化率更大、时间更短。本发明的超结基区结构使用常规的超结工艺，无需额外开发新的工艺方法。

附图说明

图1是常规的dsrd元胞结构示意图；

图2是本发明的dsrd元胞结构示意图；

图3是仿真时使用的dsrd脉冲产生电路示意图；

图4是常规dsrd与本发明dsrd通过脉冲产生电路输出的电压脉冲波形对比。

具体实施方式

下面结合附图对本发明进行详细的描述

如图2所示，本发明的漂移阶跃恢复二极管，其元胞结构自下而上分别为包括n型欧姆接触电极1、n型重掺杂阴极区2、超结耐压基区3、p型等离子存储层4、p型重掺杂阳极5、p型欧姆接触电极6；所述超结耐压基区3包括n-柱区31与p-柱区32；其特征在于，相比于常规的p⁺-p-n0-n⁺漂移阶跃恢复二极管，本发明的漂移阶跃恢复二极管的耐压基区采用了超结结构。

如图1所示，为常规的p⁺-p-n0-n⁺漂移阶跃恢复二极管。如图2所示，为本发明的漂移阶跃恢复二极管。本发明与常规的p⁺-p-n0-n⁺漂移阶跃恢复二极管结构不同的地方在于，本发明对n0基区进行了改造，通过将均匀掺杂的n0基区改变为超结结构的超结耐压基区3，从而改变了漂移阶跃恢复二极管在脉冲放电的反向泵浦阶段的载流子抽取路径，使纵向和横向都可以进行载流子的抽取，大大减少了少数载流子的平均移动距离，从而加速了少数载流子的抽取速度，使得反向泵浦阶段的时间降低，脉冲放电回路中的负载上形成的电压脉冲前沿的电压变化率更大、时间更短。并且，由于本发明的dsrd器件由于引入了超结结构，在相同的漂移区厚度情况下，可以增大器件耐压，从而增加了电压过冲情况下的器件可靠性。本发明的超结基区结构使用常规的超结工艺，无需额外开发新的工艺方法。

本发明提供的漂移阶跃恢复二极管，其工作原理如下：

如图2所示的元胞结构中，在dsrd器件处于脉冲放电的正向泵浦阶段时，正向电流注入器件内部的少数载流子分别存储在p型载流子存储层4以及基区3中；当dsrd器件处于脉冲放电的反向泵浦阶段时，dsrd器件中存储的少数载流子被抽取，形成反向电流，而该反向电流下降阶段中，储能原件中的电流转移到负载电阻上，从而在负载电阻上形成电压脉冲，即少数载流子的抽取速度决定了脉冲系统输出的电压脉冲前沿的脉冲前沿时间、电压上升率及电压峰值。其中，由于基区3宽度较大，所以其中存储的少数载流子空穴的抽取时间成为了影响脉冲前沿时间的主要因素之一。常规器件只在纵向进行少数载流子抽取，少数载流子运动的路径较长，抽取时间与n型基区厚度正相关。本发明的超结耐压基区3，主要有以下两个优点，第一点：由于引入了超结结构，使少数载流子抽取路径发生改变，不仅可以在纵向上抽取，还可以进行横向的抽取，由于p-柱区31和n-柱32的宽度远小于超结耐压基区3的厚度，从而使整体的少数载流子的平均抽取路径缩短。第二点：超结结构对电场分布的调节作用，在满足同样的耐压值的情况下，也可以使得基区宽度进一步缩短，即进一步缩短少数载流子的平均抽取路径。基于以上两点原因，在dsrd器件在脉冲放电的反向泵浦阶段，使得基区内的少数载流子空穴更快的被抽取，降低反向泵浦阶段的时间，从而使得脉冲放电回路中的负载上形成的电压脉冲前沿的电压变化率更大、时间更短，同时也减小了在dsrd器件上的能量损耗，从而使更多的能量转化到负载上，使脉冲峰值电压增大，提高了脉冲系统的效率。

以同样耐压基区厚度为200μm、元胞宽度30μm的常规p⁺-p-n0-n⁺dsrd器件与本发明的dsrd器件进行仿真比较，常规dsrd器件取漂移区掺杂浓度4e13cm^-3，元胞区耐压约3.4kv，本发明的dsrd器件取n柱和p柱宽度为15μm，掺杂浓度均为4e13cm^-3，元胞区耐压约3.9kv。虽然本发明的dsrd器件引入了超结结构，耐压有所上升，从而实际应用中可以缩短基区厚度，进一步缩短电压脉冲前沿的时间，但为了控制变量，在此次仿真对比时还是使用了同样的耐压基区厚度的器件结构进行对比。仿真所用的电路结构示意图如图3所示，除dsrd器件结构不同以外，电路中其他元器件的参数以及仿真条件完全相同。

如图4所示为脉冲系统输出的电压波形，可以看出本发明的dsrd的脉冲前沿时间较短，明显优于常规p⁺-p-n0-n⁺dsrd器件。因此，本发明dsrd器件适用于超宽带系统。