功率器件芯片及其制造方法与流程

本发明涉及半导体技术领域，尤其是一种功率器件芯片及其制造方法。

背景技术：

沟槽型垂直双扩散场效应晶体管的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。

目前，沟槽型垂直双扩散场效应晶体管的发展方向是：降低开关速度和开关损耗、减小芯片面积、降低导通电阻、提高器件耐压。由于相邻的元胞尺寸缩小，意味着可以在相同面积下集成更多的器件，从而意味着所并联的电阻越多，等效的总导通也越小，单个面积减小。相邻的元胞尺寸缩小，既可以起到降低总导通电阻的作用，也可以减小芯片面积，降低器件制造成本。

沟槽型垂直双扩散场效应晶体管需要在沟槽内通过热氧化形成二氧化硅绝缘层，然后填充导电多晶硅形成栅极。沟槽底部的二氧化硅绝缘层需要承受很高的电压，沟槽底部的二氧化硅绝缘层耐压能力非常关键。然而，在干法和湿法刻蚀过程中都无法避免对沟槽内壁和底部造成损伤，形成损伤层，导致在沟槽底部形成的二氧化硅绝缘层通常质量不好，容易漏电且耐压能力差，极大的限制了沟槽结构在高压功率器件中的应用。

技术实现要素：

本发明要解决的技术问题是提供一种功率器件芯片，该功率器件芯片通过设置复合结构的栅介质层，从而降低沟道漏电，提升器件的可靠性。

为解决上述技术问题，本发明采用下述技术方案：该功率器件芯片包括：

第一导电类型的衬底；

形成于所述衬底的上表面的第一导电类型的外延层；

开设在所述外延层中的沟槽，所述沟槽具有底部和侧壁，所述侧壁包括靠近所述底部的第一子侧壁和与所述第一子侧壁连接的第二子侧壁；

位于所述外延层内所述沟槽两侧的第二导电类型的体区，所述体区与所述第二子侧壁相连；

位于所述体区内的第一导电类型的源区；

填充在所述沟槽内的多晶硅栅；

位于所述多晶硅栅与所述外延层之间的栅介质层；

所述栅介质层包括：

形成于所述第一子侧壁和所述底部的表面的第一氧化硅层；

形成于所述第二子侧壁的表面的第一氮氧化硅层；

形成于所述第一氧化硅层和所述第一氮氧化硅层的表面的第二氮氧化硅层。

另外，本发明还提供所要求保护的功率器件芯片的制造方法，其包括以下步骤：

s1：提供第一导电类型的衬底，所述衬底上表面生长有第一导电类型的外延层，所述外延层内形成有沟槽，所述沟槽具有底部和侧壁，所述侧壁包括靠近所述底部的第一子侧壁和与所述第一子侧壁连接的第二子侧壁；

s2：在所述沟槽的底部和侧壁的表面生长氧化硅层；

s3：在所述氧化硅层的表面生长第一多晶硅层；

s4：回刻蚀所述第一多晶硅层和所述氧化硅层以使所述第二子侧壁暴露，同时形成位于所述第一子侧壁和所述底部的表面的第一氧化硅层及位于所述第一氧化硅层的表面的第二多晶硅层；

s5：在所述第二子侧壁的表面和所述第二多晶硅层的表面生长氮氧化硅层，之后回刻蚀去除位于所述第二多晶硅层上表面的氮氧化硅层及所述第二多晶硅层，并形成位于所述第二子侧壁的表面的第一氮氧化硅层；

s6：在所述第一氧化硅层及所述第一氮氧化硅层的表面生长第三多晶硅层；

s7：通过在含氮和氧的气氛中进行高温热处理将所述第三多晶硅层转化成第二氮氧化硅层；

s8：在所述沟槽内形成多晶硅栅；

s9：在所述沟槽两侧的外延层内形成第二导电类型的体区，所述体区与所述第二子侧壁相连；

s10：在所述体区内形成第一导电类型的源区。

与现有技术相比，本发明具有下述有益效果：(1)本发明所述栅介质层包括位于所述第二子侧壁的表面的第一氮氧化硅层和部分位于所述第一氮氧化硅层的表面的第二氮氧化硅层，其中所述体区与所述第二子侧壁相连，在反偏情况下，所述体区与所述第二子侧壁相连处会形成沟道区，而所述第二子侧壁表面设置有双层氮氧化硅层，即层叠设置的第一氮氧化硅层和第二氮氧化硅层，所述氮氧化硅的结构与硅接近，其和硅的界面结合好，界面缺陷、界面态密度低，沟道电阻小，最终制得器件的导通电阻小；另外，氮氧化硅在制备过程中无可避免会存在工艺缺陷，而通过设置双层氮氧化硅层可有效避免所述工艺缺陷位于相同位置从而避免漏电通道的形成，进而减少漏电流，提高器件可靠性。(2)本发明所述栅介质层还包括位于所述第一子侧壁和所述底部的表面的第一氧化硅层和部分位于所述第一氧化硅层的表面的第二氮氧化硅层，相较于单一的氧化硅层，层叠设置的所述第一氧化硅层和第二氮氧化硅层具有更优的耐压能力，可有效提升器件的耐压性能。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一实施例提供的功率器件芯片的剖面结构示意图；

图2是本发明一实施例提供的功率器件芯片的制造方法的流程示意图；

图3至图10b是本发明一实施例提供的功率器件芯片的形成过程的剖面结构示意图。

附图标记说明：

10：衬底；20：外延层；30：沟槽；31：底部；32：侧壁；32a：第一子侧壁；32b：第二子侧壁；40：体区；50：源区；60：多晶硅栅；70：栅介质层；70a：氧化硅层；70b：第一多晶硅层；70c：第二多晶硅层；70d：氮氧化硅层；70e：氧离子注入层；70f：第三多晶硅层；71：第一氧化硅层；72：第一氮氧化硅层；73：第二氮氧化硅层；74：第二氧化硅层；80：介质层；81：源极接触孔；91：漏极金属层；92：源极金属层。

具体实施方式

本发明主要是针对传统沟槽型垂直双扩散场效应晶体管中二氧化硅绝缘层耐压能力差、容易产生沟道漏电的问题提供一种解决方案。

为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

请参阅图1，一种功率器件芯片，其包括：

第一导电类型的衬底10；

形成于所述衬底10的上表面的第一导电类型的外延层20；

开设在所述外延层20中的沟槽30，所述沟槽30具有底部31和侧壁32，所述侧壁32包括靠近所述底部31的第一子侧壁32a和与所述第一子侧壁32a连接的第二子侧壁32b；

位于所述外延层20内所述沟槽30两侧的第二导电类型的体区40，所述体区40与所述第二子侧壁32b相连；

位于所述体区40内的第一导电类型的源区50；

填充在所述沟槽30内的多晶硅栅60；

位于所述多晶硅栅60与所述外延层20之间的栅介质层70；

其特征在于，所述栅介质层70包括：

形成于所述底部31和所述第一子侧壁32a的表面的第一氧化硅层71；

形成于所述第二子侧壁32b的表面的第一氮氧化硅层72；

形成于所述第一氧化硅层71及所述第一氮氧化硅层72的表面的第二氮氧化硅层73。

请参阅图2至图10b，一种功率器件芯片的制造方法，其包括如下步骤：

s1：提供第一导电类型的衬底10，所述衬底10的上表面生长有第一导电类型的外延层20，所述外延层20内形成有沟槽30，所述沟槽30具有底部31和侧壁32，所述侧壁32包括靠近所述底部31的第一子侧壁32a和与所述第一子侧壁32a连接的第二子侧壁32b；

s2：在所述沟槽30的底部31和侧壁32的表面生长氧化硅层70a；

s3：在所述氧化硅层70a的表面生长第一多晶硅层70b；

s4：回刻蚀所述第一多晶硅层70b和所述氧化硅层70a以使所述第二子侧壁32b暴露，同时形成位于所述第一子侧壁32a和所述底部31的表面的第一氧化硅层71及位于所述第一氧化硅层71的表面的第二多晶硅层70c；

s5：在所述第二子侧壁32b的表面和所述第二多晶硅层70c的表面生长氮氧化硅层70d，之后回刻蚀去除位于所述第二多晶硅层70c上表面的氮氧化硅层70d及所述第二多晶硅层70c，并形成位于所述第二子侧壁32b的表面的第一氮氧化硅层72；

s6：在所述第一氧化硅层71及所述第一氮氧化硅层72的表面生长第三多晶硅层70f；

s7：通过在含氮和氧的气氛中进行高温热处理将所述第三多晶硅层70f转化成第二氮氧化硅层73；

s8：在所述沟槽30内形成多晶硅栅60；

s9：在所述沟槽30两侧的外延层20内形成第二导电类型的体区40，所述体区40与所述第二子侧壁32b相连；

s10：在所述体区40内形成第一导电类型的源区50。

本发明所述栅介质层70包括位于所述第二子侧壁32b的表面的第一氮氧化硅层72和部分位于所述第一氮氧化硅层72的表面的第二氮氧化硅层73，其中所述体区40与所述第二子侧壁32b相连，在反偏情况下，所述体区40与所述第二子侧壁32b的连接处会形成沟道区，而所述第二子侧壁32b表面层叠设置有所述第一氮氧化硅层72和所述第二氮氧化硅层73，所述氮氧化硅的结构与硅接近，其和硅的界面结合好，界面缺陷、界面态密度低，沟道电阻小，最终制得器件的导通电阻小；氮氧化硅在制备过程中无可避免会存在工艺缺陷，而通过设置双层氮氧化硅层可有效避免所述工艺缺陷位于相同位置从而避免漏电通道的形成，进而减少漏电流，提高器件可靠性。本发明所述栅介质层70还包括位于所述第一子侧壁32a和所述底部31的表面的第一氧化硅层71和部分位于所述第一氧化硅层71的表面的第二氮氧化硅层73，相较于单一的氧化硅层，层叠设置的所述第一氧化硅层71和所述第二氮氧化硅层73具有更优的耐压能力，可有效提升器件的耐压性能。

下面参照附图，对所述功率器件芯片及其制造方法加以详细阐述。

为方便后面的描述，特在此说明：所述第一导电类型可以为n型，那么，所述第二导电类型为p型，反之，所述第一导电类型也可以为p型，相应的，所述第二导电类型为n型。在接下来的实施例中，均以所述第一导电类型为n型及所述第二导电类型为p型为例进行描述，但并不对此进行限定。

请参阅图3，执行步骤s1：提供衬底10。所述衬底10作为所述功率器件芯片的载体，主要起到支撑的作用。在本实施例中，所述衬底10为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，其可有效降低成本并提升良率。在其他实施方式中，所述衬底10的材质还可以为碳化硅、锗或者锗硅等。

详细地，所述衬底10为第一导电类型，在本实施例中，所述第一导电类型为n型，因此所述衬底10为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述衬底10即为p型半导体。所述n型衬底10可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。

进一步，所述衬底10的上表面生长有外延层20。详细地，所述第一外延层20也为第一导电类型。在本实施例中，所述第一导电类型为n型，因此第一外延层20为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述第一外延层20即为p型半导体。所述n型第一外延层20可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。

更进一步，所述外延层20内形成有沟槽30。可以理解，所述沟槽30的深度小于所述外延层20的厚度。详细地，所述沟槽30具有底部31和侧壁32。所述侧壁32包括第一子侧壁32a和第二子侧壁32b，所述第一子侧壁32a靠近所述底部31设置，第二子侧壁32b靠近所述沟槽30的开口设置，且所述第二子侧壁32b与所述第一子侧壁32a连接。

请参阅图4，执行步骤s2：生长所述氧化硅层70a。详细地，为方便制造，在本实施例中，在所述沟槽30内及所述沟槽30外均生长所述氧化硅层70a。当所述氧化硅层70a生长在所述沟槽30内时，所述氧化硅层70a位于所述沟槽30的底部31和侧壁32的表面。当所述氧化硅层70a生长在所述沟槽30外时，所述氧化硅层70a位于所述外延层20的上表面。在其他实施例中，通过对所述外延层20的上表面进行遮蔽，也可以仅在所述沟槽30的底部31和侧壁32的表面生长所述氧化硅层70a。

具体地，在本实施例中，采用高温氧化的方法在所述沟槽30的底部31和侧壁32的表面及所述外延层20的上表面生长所述氧化硅层70a。在其他实施例中，还可以通过沉积工艺生长所述氧化硅层70a。

请参阅图5，执行步骤s3：在所述氧化硅层70a的表面生长所述第一多晶硅层70b。在本实施例中，由于所述氧化硅层70a形成于所述沟槽30的底部31和侧壁32的表面及所述外延层20的上表面，在所述氧化硅层70a的表面生长所述第一多晶硅层70b，则所述第一多晶硅层70b也是一部分形成于所述沟槽30内，另一部分形成于所述沟槽30外。所述第一多晶硅层70b的厚度优选设置为大于所述沟槽30宽度的一半，其目的在于保证所述沟槽30被所述第一多晶硅层70b完全填满。

具体地，可以采用化学气相沉积法制备所述第一多晶硅层70b。进一步，所述化学气相沉积法为低压力化学气相沉积法。采用低压力化学气相沉积法制备得到的多晶硅层质量高、均匀性好。

请参阅图6a至6c，执行步骤s4：形成所述第一氧化硅层71和所述第二多晶硅层70c。详细地，所述第一氧化硅层71位于所述底部31和所述第一子侧壁32a的表面，所述第二多晶硅层70c位于所述第一氧化硅层71的表面。

具体地，通过回刻蚀所述第一多晶硅层70b和所述氧化硅层70a来形成所述第一氧化硅层71和所述第二多晶硅层70c。请参阅图6a至6c，在本实施例中，形成所述第一氧化硅层71和所述第二多晶硅层70c包括如下步骤：首先，采用刻蚀的方法去除位于所述沟槽30外的所述第一多晶硅层70b和所述氧化硅层70a。详细地，所述刻蚀的方法包括干法刻蚀和湿法刻蚀。在本实施例中，优选采用干法刻蚀的方法。所述干法刻蚀的刻蚀剂是等离子体，利用等离子体与被刻蚀物质反应，形成挥发性物质，或直接轰击被刻蚀物质使之被腐蚀。干法刻蚀能够实现各向异性刻蚀，因此可以通过设置刻蚀深度来达到同时去除位于所述沟槽30外的所述第一多晶硅层70b和所述氧化硅层70a，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在其他实施例中，也可以采用湿法刻蚀的方法，所述湿法刻蚀是通过化学刻蚀液与被刻蚀物质发生化学反应将被刻蚀物质剥离下来。可以通过控制刻蚀的时间来去除位于所述沟槽30外的所述第一多晶硅层70b和所述氧化硅层70a而保留位于所述沟槽30内的所述第一多晶硅层70b和所述氧化硅层70a。进一步，通过刻蚀的方法去除对应所述第二子侧壁32b的所述第一多晶硅层70b和所述氧化硅层70a，使得所述第二子侧壁32b暴露，同时形成位于所述第一子侧壁32a和所述底部31的表面的第一氧化硅层71及位于所述第一氧化硅层71的表面的第二多晶硅层70c。详细地，先采用干法刻蚀的方法刻蚀所述第一多晶硅层70b以形成所述第二多晶硅层70c，进一步采用湿法刻蚀的方法刻蚀所述氧化硅层70a以形成所述第一氧化硅层71。在其他实施例中，也可以采用干法刻蚀的方法，通过控制刻蚀深度以同时刻蚀去除对应所述第二子侧壁32b的所述第一多晶硅层70b和所述氧化硅层70a。

请参阅图7a和图7b，执行步骤s5：形成所述第一氮氧化硅层72。详细地，所述第一氮氧化硅层72位于所述第二子侧壁32b的表面。

具体地，形成所述第一氮氧化硅层72的步骤包括：首先，生长一层氮氧化硅层70d，所述氮氧化硅层70d位于所述第二子侧壁32b的表面、所述第二多晶硅层70c的表面和所述外延层20的表面。在其他实施例中，通过对所述外延层20的表面进行遮蔽，也可以仅在所述第二子侧壁32b的表面和所述第二多晶硅层70c的表面生长所述氮氧化硅层70d。详细地，在本实施例中，通过在含氮和氧的气氛中进行高温热处理生长所述氮氧化硅层70d。所述含氮和氧的气氛为一氧化二氮气氛或者氨气与氧气的混合气氛。在其他实施例中，还可以通过沉积工艺生长所述氮氧化硅层70d。进一步，对所述氮氧化硅层70d进行回刻蚀，去除位于所述第二多晶硅层70c的表面和所述外延层20的表面的所述氮氧化硅层70d，留下位于所述第二子侧壁32b的表面的氮氧化硅层70d构成所述第一氮氧化硅层72。详细地，采用干法刻蚀的方法对所述氮氧化硅层70d进行回刻蚀。更进一步，去除位于所述第一氧化硅层71的表面的所述第二多晶硅层70c。详细地，可以采用干法刻蚀去除所述第二多晶硅层70c，也可以采用湿法刻蚀去除所述第二多晶硅层70c。在本实施例中，优选采用湿法刻蚀的方法去除所述第二多晶硅层70c。

请参阅图8a和8b，执行步骤s6：生长第三多晶硅层70f。在本实施例中，所述第三多晶硅层70f位于所述第一氧化硅层71的表面、所述第一氮氧化硅层72的表面及所述外延层20的表面。在此需要说明，在所述外延层20的表面生长所述第三多晶硅层70f并非必须，在其他实施例中，可以通过对所述外延层20的表面进行遮蔽而仅在所述第一氧化硅层71的表面和所述第一氮氧化硅层72的表面生长所述第三多晶硅层70f。

具体地，可以采用化学气相沉积法制备所述第三多晶硅层70f。进一步，所述化学气相沉积法为低压力化学气相沉积法。采用低压力化学气相沉积法制备得到的多晶硅层质量高、均匀性好。

此外，在本实施例中，在生长所述第三多晶硅层70f前，还包括在所述沟槽30的底部31的所述外延层20内形成氧离子注入层70e。具体地，通过所述沟槽30的底部31对所述外延层20进行氧离子注入，从而形成所述氧离子注入层70e。在本实施例中，为了方便制造，同时在所述外延层20的表层也形成有氧离子注入层70e。

请参阅图9，执行步骤s7：将所述第三多晶硅层70f转化成第二氮氧化硅层73。具体地，通过在含氮和氧的气氛中进行高温热处理将所述第三多晶硅层70f转化成所述第二氮氧化硅层73。所述含氮和氧的气氛为一氧化二氮气氛或者氨气与氧气的混合气氛。

此外，在进行高温热处理的同时，所述氧离子注入层70e同时转化成第二氧化硅层74。所述第二氧化硅层74与所述第一氧化硅层71、第一氮氧化硅层72、所述第二氮氧化硅层73共同构成栅介质层70。所述沟槽30的底部31是耐受电压较高的位置，所述第二氧化硅层74的形成增加了位于所述底部31的所述栅介质层70的厚度，增大所述功率器件芯片的耐压能力。同时，所述第二氧化硅层74是所述氧离子注入层70e高温转化而成，其能最小化淀积损伤和沟槽底部应力，能降低漏电，提升器件性能。

请参阅图10a和10b，执行步骤s8：形成多晶硅栅60。所述多晶硅栅60填充在所述沟槽30内。具体地，首先在所述第二氮氧化硅层73的表面生长多晶硅层(图未视)，所述多晶硅层的厚度优选设置为大于所述沟槽30宽度的一半，其目的在于保证所述沟槽30被所述多晶硅层完全填满。进一步，对所述多晶硅层进行刻蚀，并形成位于所述沟槽30内的多晶硅栅60。

另外，在本实施例中，为了方便后续在所述外延层20内形成体区40和源区50，采用刻蚀的方法去除位于所述沟槽30外的所述第二氮化硅层73和所述第二氧化硅层74，即位于所述外延层20表面的所述第二氮化硅层73和所述第二氧化硅层74。具体地，采用化学机械抛光的方式对所述第二氮化硅层73和所述第二氧化硅层74进行回刻蚀。化学机械抛光技术将磨粒的机械研磨作用与氧化剂的化学作用有机地结合起来，可实现超精密无损伤表面加工，满足特征尺寸在0.35μm以下的全局平坦化要求。在其他具体实施方式中，也可以采用干法刻蚀的方式对所述第二氮化硅层73和所述第二氧化硅层74进行回刻蚀。可以理解，在刻蚀除去所述沟槽30外的所述第二氮化硅层73和所述第二氧化硅层74的同时减薄所述多晶硅栅60。

请参阅图2，执行步骤s9：形成体区40。所述体区40位于所述沟槽30两侧的外延层20内，且所述体区40与所述第二子侧壁32b相连。所述体区40为第二导电类型。在本实施例中，所述第二导电类型为p型，因此所述体区40为p型半导体。在其他实施例中，所述第二导电类型也可以为n型，因此，所述体区40即为n型半导体。所述n型体区40可以通过对所述外延层20掺杂硼、铟、镓等元素形成，在此不作限定。

具体地，在本实施例中，采用离子注入的方式对所述第一导电类型的外延层20进行局部掺杂，并使得所述第一导电类型的外延层20局部区域反型成为第二导电类型，即形成p型的所述体区40。在其他实施例中，也可以采用扩散的方式对所述第一导电类型的外延层20进行局部掺杂，并使得所述第一导电类型的外延层20局部区域反型成为第二导电类型。

执行步骤s10：形成源区50。所述源区50位于所述体区40内。所述源区50为第一导电类型，在本实施例中，所述第一导电类型为n型，因此所述源区50为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述源区50即为p型半导体。所述n型源区50可以通过在所述体区40内掺杂磷、砷、锑等元素形成，在此不作限定。更详细地，所述源区50为掺杂浓度较高的高掺杂区。

具体地，在本实施例中，采用离子注入的方式对所述第二导电类型的体区40进行局部掺杂，并使得所述第二导电类型的体区40局部区域反型成为第一导电类型，即形成n型的所述源区50。在其他实施例中，也可以采用扩散的方式对所述第二导电类型的体区40进行局部掺杂，并使得所述第二导电类型的体区40局部区域反型成为第一导电类型。

执行步骤s11：形成介质层80。所述介质层80位于所述外延层20和所述多晶硅栅60的上表面。所述介质层80可以对外延层20和所述多晶硅栅60进行保护。详细地，所述介质层80为含硼的磷硅玻璃(bpsg)。在其他实施例中，所述介质层80也可以是不含硼的磷硅玻璃(psg)。更详细地，在本实施例中，通过化学气相沉积的方法在所述外延层20和所述多晶硅栅60的上表面淀积所述介质层80。

进一步，在所述介质层80内刻蚀形成贯穿所述介质层80的接触孔。所述接触孔包括栅极接触孔(图未视)和源极接触孔81。所述栅极接触孔对应所述多晶硅栅60，所述源极接触孔81对应所述源区50。具体地，在所述介质层80表面覆盖一层光刻胶层(图未示)，之后采用具有所述栅极接触孔和源极接触孔81图形的掩膜版作为掩膜对所述光刻胶层进行曝光，再进行显影，在所述光刻胶层上形成与所述栅极接触孔和源极接触孔81图形一致的窗口(图未示)。通过所述窗口对所述介质层80进行贯穿刻蚀以形成栅极接触孔和源极接触孔81，这时，所述栅极接触孔的一端开口位于所述介质层80的上表面，所述栅极接触孔的另一端与所述多晶硅栅60连接，而所述源极接触孔81的一端开口位于所述介质层80的上表面，所述源极接触孔81的另一端与所述源区50连接。

执行步骤s12：形成漏极金属层91、源极金属层92和栅极金属层(图未视)。

首先，在所述衬底10背面，即所述衬底10相对所述外延层20的一侧表面沉积一层金属层，所述金属层形成漏极金属层91。

进一步，分别在所述栅极接触孔和源极接触孔81内填充金属并形成栅极金属层(图未视)和源极金属层92，所述栅极金属层与所述多晶硅栅60接触，所述源极金属层92分别与对应的注入区80接触。具体地，形成所述栅极金属层和源极金属层92的步骤包括：在所述栅极接触孔和源极接触孔内填充满金属，同时还在所述介质层80表面形成一层金属层。在所述金属层表面覆盖一层光刻胶层，对所述光刻胶层进行曝光、显影形成窗口；通过所述窗口对所述金属层进行刻蚀，并将所属金属层分割成与所述栅极接触孔内填充的金属连接的栅极金属层，和与填充在所述源极接触孔内的金属连接的源极金属层92。

以上所述仅为本发明的一个实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。