一种抗辐照多栅器件及其制备方法与流程

本发明涉及集成电路辐射效应技术领域，具体涉及一种抗辐照多栅器件及其制备方法。

背景技术：

半导体集成电路（integratedcircuit，ic）技术经过几十年的发展，电路规模越来越大，器件尺寸越来越小，集成度越来越高。在纳米尺度下，传统平面型器件短沟效应越来越严重，难以满足集成电路技术发展的需要。多栅器件作为平面器件的替代者之一，受到了越来越多的重视。如鳍型场效应晶体管（finfet），已经在intel22mn、14nm、10nm技术节点下得到应用。虽然多栅器件具有良好的抑制短沟效应的能力，但在空间环境下，多栅器件的性能仍然受到辐射效应的影响。

辐射效应主要包含总剂量效应和单粒子效应。多栅器件受到总剂量辐照后，可能导致器件出现关态泄漏电流增大，甚至器件关不断的现象。单粒子辐照对多栅器件的影响同样严峻。例如，在处于关断状态的n型多栅器件中（栅、源极接低电位，漏极接高电位），正常情况下各器件端口不应存在大电流，但是，当一定能量的单粒子入射后，器件的各个端口可能出现较大幅度的瞬态脉冲电流，瞬态电流或电压脉冲可以在电路中传播，导致电路状态发生错误翻转，或错误信号被锁存。另一方面，当入射离子能量较高时，在衬底si材料中产生的电离电荷也会被输运至漏极等各个端口，显著增加了电荷收集总量。

可见，现有技术中的多栅器件仍然会受到辐射效应的影响，抗辐照性能有待加强。

技术实现要素：

为了克服现有技术中存在的问题，本发明提供一种抗辐照多栅器件及其制备方法，该多栅器件能够减小总剂量辐照引起的关态泄漏电流，还能够减小单粒子辐照引起的瞬态脉冲，从而减少脉冲收集电荷总量，具有良好的抗辐照性能。

为了实现上述目的，本发明所采用的技术方案是：

一种抗辐照多栅器件，包括衬底以及位于衬底上的源区、漏区和场区隔离介质层，所述源区和漏区之间通过鳍型结构连接，鳍型结构和场区隔离介质层上覆盖有栅介质层，栅介质层上覆盖有栅电极；所述场区隔离介质层中设有导电材料夹层，所述导电材料夹层的上端从场区隔离介质层上表面的未被栅介质层覆盖的部分处露出，所述导电材料夹层的下端与所述衬底相接触并形成pn结。

可选的，所述场区隔离介质层中的导电材料夹层为单一的一个或彼此分离的多个。

可选的，所述导电材料夹层的顶端露出部分上设有电极。

可选的，所述鳍型结构的与电流方向相垂直的截面呈型或型。

此外，本发明还提供一种用于制备上述抗辐照多栅器件的制备方法，其包括以下步骤：

1）准备衬底；

2）在衬底上淀积介质材料作为硬掩膜层；

3）光刻、刻蚀硬掩膜层上与导电材料夹层相对应的图形；

4）去除光刻胶，以硬掩膜层为掩蔽层，刻蚀衬底材料形成凹槽；

5）通过热氧化工艺在凹槽内生长介质材料，直至凹槽最终被填充并闭合，然后去除硬掩膜层；

6）再次在衬底上淀积介质材料作为硬掩膜层；

7）光刻、刻蚀硬掩膜层上除有源区图形以外的区域，所述有源区包括源区、漏区和鳍型结构的投影区域；

8）去除光刻胶，以硬掩膜层为掩蔽层，刻蚀衬底材料形成有源区，然后去除硬掩膜层；

9）淀积厚氧化层；

10）回刻，直至露出步骤5）凹槽的槽底为止，此时凹槽内的介质材料全被清除，源区、漏区、场区隔离介质层、鳍型结构以及位于场区隔离介质层中的材料夹层均已形成；

11）通过常规工艺形成栅介质层和栅电极；

12）对源区和漏区的延伸区进行离子注入；

13）制备栅侧墙，对场区隔离介质层中的材料夹层以及源区和漏区材料进行离子注入。

可选的，上述步骤3）或7）中的刻蚀工艺为反应离子刻蚀或电感耦合等离子体刻蚀。

可选的，上述步骤5）中的热氧化工艺为干氧氧化、湿氧氧化或氢氧合成氧化工艺。

可选的，上述步骤2）或6）中的硬掩模层为厚度是10~800nm的氧化硅层、氮化硅层或氧化硅/氮化硅叠层，硬掩模层的制备方法为低压化学气相淀积法、等离子体增强化学气相淀积法或电感耦合等离子体增强化学气相淀积法，所述步骤5）或8）中去除硬掩膜层的方法为湿法腐蚀工艺。

可选的，上述步骤3）或7）中的光刻工艺为电子束光刻或193nm浸没式光刻。

从上面的叙述可以看出，本发明技术方案的有益效果在于：

本发明的发明人通过研究发现，现有技术中的多栅器件受到总剂量辐照后，会在sti区（shallowtrenchisolation，浅槽隔离区，对应于本发明的场区隔离介质层）中聚集一定量的陷阱正电荷。对于n型器件，这些正电荷可能降低器件的阈值电压，或者在与sti相邻的鳍型结构中感应出负电荷，使源漏区通过这些负电荷连通，即产生位于源漏之间的寄生电荷泄漏通道。由于受到影响的si区域夹在相邻的sti区之间，并位于sti顶部的水平面之下，离栅介质较远，因此这部分si区受栅控很弱，即使器件处于关断状态，通过总剂量辐照在其中感应出的负电荷也不能被耗尽。因此可以观察到在受到总剂量辐照后，finfet器件出现关态泄漏电流增大，甚至器件关不断的现象。

可见，多栅器件在受到总剂量辐照后特性发生退化，主要是由于辐照在sti场区隔离中产生的陷阱电荷决定的，而陷阱电荷的多少则会影响器件特性退化的程度。有鉴于此，本发明在场区隔离介质层中增加了导电材料夹层，该导电材料夹层的存在减小了sti场区隔离的面积和体积，因此减少了总剂量辐照在sti中产生的陷阱电荷总量，从而减弱了总剂量辐照对多栅器件特性的影响。

值得提出的是，将此导电材料夹层接合适的电压，还可以减弱单粒子效应的影响。形成瞬态脉冲的电荷很大部分来自入射离子在衬底材料中产生的电离电荷。对于n型器件来说，对位于sti中的导电材料夹层进行n型掺杂，使此导电材料夹层与衬底形成pn接，并将导电材料夹层接高电位。这样，当单粒子辐照在衬底（或阱）中产生大量电离电荷时，此pn结可以将衬底内电荷导出器件，从而减少了漏极对衬底电荷的吸收，进而减弱单粒子效应的影响。然而，正电压的接入可能导致总剂量辐照下产生的陷阱电荷向sti/鳍型结构表面聚集，因此这种使用方法有可能一定程度上减弱抗总剂量辐照的强度。为此，实际使用时，可根据具体的使用需求调整正电压的大小或调整导电材料夹层的大小。同理，对p型器件来说，则对sti中的导电材料夹层进行p型掺杂，并接低电位，使得此导电材料夹层与衬底材料（或阱）形成pn结。但对于p型器件来说则不存在抗总剂量辐照和抗单粒子辐照的折中问题。

综上所述，本发明与现有技术相比，可以有效减小总剂量辐照和单粒子辐照对多栅器件的影响，是对现有技术的一种重要改进。

附图说明

图1为现有技术中多栅器件的结构示意图；

图2为本发明的抗辐照多栅器件的一个实施例的结构示意图；

图3～11为本发明抗辐照多栅器件制备方法的一个实施例中若干环节的结构示意图，其中，同一数字编号的不同子图中，后缀为a的是俯视图，后缀为b的是与鳍型结构平行（即与沟道平行）的剖面图，后缀为c的是与鳍型结构垂直（即与沟道垂直）的剖面图，另外，b、c子图的剖面位置还在a子图中以点划线标出。

具体实施方式

下面结合附图，以鳍型场效应晶体管（finfet）为例，详细说明本发明的实施方式。

在现有技术中，多栅器件的基本结构如图1所示，包括：衬底01；在衬底上且分别位于两端的源区05和漏区06；在衬底上，连接源区和漏区的凸出的鳍型结构07；在衬底上，位于相邻两条鳍型结构之间，将相邻两条鳍型结构隔离开的场区隔离介质层010；覆盖在鳍型结构和场区隔离介质层上的栅介质层011；以及覆盖在栅介质上的栅电极012。多栅器件通常由多个鳍并联构成，被栅介质层覆盖的鳍型结构是沟道区。鳍型结构的截面可以是多种形状，如型和型，对应的多栅器件类型即finfet和ω-fet器件。

图2所示为一种抗辐照多栅器件，其包括：衬底1；在衬底上且分别位于两端的源区5和漏区6；在衬底上，连接源区和漏区的凸出的鳍型结构7；在衬底上，位于相邻两条鳍型结构之间，将相邻两条鳍型结构隔离开的场区隔离介质层10；覆盖在鳍型结构和场区隔离介质层上的栅介质层11；覆盖在栅介质上的栅电极12；还包括位于场区隔离介质层中，且将场区隔离介质层穿通，并与衬底材料连通的材料夹层8。

其中，衬底1可以是硅衬底或soi衬底或锗衬底。

源区5、漏区6和鳍型结构7的材料是半导体材料，例如硅、锗或锗硅。

位于场区隔离介质层10中，并将场区隔离介质层穿通的材料夹层8可以采用硅材料，也可以采用能与衬底材料形成pn结的其它材料。

位于场区隔离介质层中的材料夹层8形状可以是圆柱体、长方体、多面体，数目可以为一个或多个，但是被栅介质11覆盖的部分场区隔离介质层内不能存在此材料夹层，这是为了使材料夹层8的顶端能够设置电极。

栅介质11材料是绝缘介质材料，例如氧化硅、氮氧硅或氧化铪。

鳍型结构的截面可以是多种形状，如型和型，对应的多栅器件类型即finfet和ω-fet器件。

使用时，对于n型器件，位于场区隔离介质层中的材料夹层8应接高电位；对于p型器件，位于场区隔离介质层中的材料夹层8应接低电位。

如图3～11，上述多栅器件的制备方法包括以下步骤：

1）备片，采用p型硅衬底1，晶向为<100>；

2）在衬底1上通过ald（原子层沉积）淀积5nm厚的氧化硅和40nm厚的氮化硅叠层作为硬掩膜层2，甩光刻胶3，如图3a和3b所示，其中图3a为俯视图，图3b为剖面图，剖面位置在图3a中标出（以下各图类同，不再赘述）；

3）电子束光刻，定义位于场区隔离介质层中、并将场区隔离介质层穿通的材料层的形状，如图4a和4b所示；

4）各向异性刻蚀硬掩膜层2，将光刻定义的图形转移到硬掩膜2上，并去除光刻胶3，如图5a和图5b所示；

5）随后各向异性干法刻蚀硅衬底1（约10nm~50nm，根据fin的高度而定），形成凹槽，如图6a和图6b所示；

6）在925℃下进行干氧氧化，衬底1内的凹槽被热生长的二氧化硅4所填充，二氧化硅4下方硅材料即为贯穿场区隔离介质层的导电材料夹层，随后去除硬掩膜层2，如图7a和图7b所示；

7）淀积氧化硅/氮化硅叠层作为硬掩膜层，光刻、刻蚀硬掩膜层上与有源区对应的图形，以硬掩膜层为掩蔽层，刻蚀衬底材料形成有源区和穿通sti并连接到衬底的材料层8，其中有源区包含源区5、漏区6、鳍型结构7，最后去除硬掩膜，如图8a、8b和8c所示，其中图8a为俯视图，图8b为水平方向（与鳍型结构7平行）的剖面图，图8c为垂直方向（与鳍型结构7垂直）的剖面图，剖面位置均在图8a中标出（以下各图类同，不再赘述）；

8）淀积厚氧化层9，如图9a、9b和9c所示；

9）回刻，直至露出材料层8，并形成sti浅槽隔离10，如图10a、10b和10c所示；

10）进行常规后续工艺，光刻、刻蚀形成栅介质11和栅电极12，如图11a、11b和11c所示；

11）源区和漏区的延伸区进行离子注入；制备栅侧墙，对sti中的材料层以及源区和漏区材料进行离子注入。

此外，上述步骤中的硬掩膜层除氧化硅/氮化硅叠层外还可以选用氧化硅或氮化硅，工艺上则可以选择低压化学气相淀积（lpcvd）、等离子体增强化学气相淀积（pecvd）、电感耦合等离子体增强化学气相淀积（icpecvd）进行制备，厚度可以为10～800nm。

可选的，上述步骤中所涉及的光刻工艺为电子束光刻或193nm浸没式光刻等能形成纳米尺度线条的先进光刻技术。

可选的，上述步骤中所涉及的刻蚀工艺为反应离子刻蚀（rie）或电感耦合等离子体刻蚀（icp）等具有较好的刻蚀各向异性的刻蚀技术。

可选的，上述步骤中所涉及的热氧化工艺是干氧氧化、湿氧氧化或氢氧合成氧化工艺。

可选的，上述步骤中所涉及的硬掩膜层去除方法为湿法腐蚀工艺，例如，硬掩膜层为氮化硅时，腐蚀液可以采用热磷酸溶液，腐蚀温度为170℃。

在本发明中，对于n型器件，为了减弱单粒子效应的影响，可以对位于sti中的材料层进行n型掺杂，并将此材料层接正电压。当单粒子辐照在衬底（或阱）中产生大量电离电荷时，材料层/衬底pn结可以将衬底内电荷导出器件，减少了漏极对衬底电荷的吸收，从而减弱了单粒子效应的影响。另一方面，由于sti中材料层的存在，减小了sti场区隔离的面积和体积（二氧化硅部分），因此减少了总剂量辐照在sti中产生的陷阱电荷总量，从而减弱了总剂量辐照对多栅器件特性的影响。需要注意的是，此材料层正电压的接入可能导致总剂量辐照下产生的陷阱电荷向sti/鳍型结构表面聚集，这种使用方法有可能一定程度上影响上述抗总剂量辐照的能力。因此，实际使用时，可根据具体的使用需求调整正电压的大小。但对于p型器件来说，不存在此问题。

最后需要注意的是，上述具体实施方式旨在于帮助进一步理解本发明，仅为本发明的一种具体的实施方式。本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。