一种抑制浮体效应的新型SOI器件的制作方法

本实用新型涉及半导体集成电路和射频应用技术领域，具体涉及一种抑制浮体效应的新型SOI器件。

背景技术：

SOI(Silicon-on-insulator，绝缘体上硅)CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件更具有吸引力，因为与体硅CMOS器件相比，它能够彻底消除寄生闩锁效应，同时具有功耗低、速度快、集成度高等优点。SOI MOS器件按照最大耗尽层厚度可以分为部分耗尽SOI MOS器件(PD SOI MOS器件)和完全耗尽SOI MOS器件(FD SOI MOS器件)。部分耗尽SOI MOS器件顶层硅膜较厚，体区没有完全耗尽，致使器件会出现特有的浮体效应。完全耗尽SOI MOS器件顶层硅膜较薄，体区完全耗尽，因此FD SOI器件不会出现浮体效应，特别适合低压低功耗的应用。然而，由于FD SOI器件顶层硅膜薄，阈值电压较难控制，而且较薄顶层硅膜的SOI晶圆生产困难，所以当前PD SOI器件应用得更加广泛。

PD SOI器件主要的缺点就是顶层硅膜固有的浮体效应，这种缺点对部分耗尽或是不完全耗尽的SOI器件的影响尤为显著。对于N型PD SOI器件来说，顶部硅层的有源区没有完全耗尽，会在顶部硅层与BOX埋层之间形成中性体区。BOX埋层氧化物具有绝缘性，使得中性体区处于悬浮状态。请参考图1所示，在N沟道PD SOI器件中，碰撞产生的电子空穴对，空穴漂移到低电势的体区10，即在此处会有大量的空穴积累，电子流向漏极。浮体效应会使得空穴在体区积累，体区积累大量的正电荷会使电势升高，导致SOI NMOS器件阈值电压降低，漏电流增加。浮体效应会造成许多不好的现象，比如翘曲效应(Kink)、反常亚阈值斜率、早期击穿等。对于P型PD SOI器件，在耗尽层中发生的碰撞电离率低，因此浮体效应不明显。因而亟需提供新的解决方案对N型PD SOI器件的浮体效应进行抑制。

技术实现要素：

针对现有N型PD SOI器件存在浮体效应的技术问题，本实用新型提供一种抑制浮体效应的新型SOI器件，能够有效抑制PD SOI器件浮体效应。具体是通过在N型PD SOI器件顶部硅层一定深度处注入金属，半导体中的杂质和缺陷在禁带中会形成一定的能级结构，这些能级结构除了影响半导体的电学性能外，还对非平衡载流子的寿命有很大的影响。一般来说，半导体中的杂质越多，晶格缺陷就越多，载流子的寿命就越短，这就说明杂质和缺陷对少数载流子起到促进复合的作用，因此可以将这些杂质和缺陷称为复合中心。首先，导带电子落入复合中心的能级，然后，这个电子再落入价带与空穴复合，最终复合中心恢复了原来空着的状态，又可以进行下一次的复合过程。因此通过引入复合中心的方法，可以缩短少数载流子寿命，抑制体区的浮体效应。本实用新型就是采用离子注入的方式，向N型PD SOI器件的顶层硅膜中注入一定深度的金属，这种金属可以在硅中形成复合中心，缩短耗尽层中载流子的寿命，抑制浮体效应。

为了解决上述技术问题，本实用新型采用了如下的技术方案：

一种抑制浮体效应的新型SOI器件，包括SOI衬底，所述SOI衬底包括从下往上依次层叠的底部硅层、中间BOX埋层和顶层硅膜，所述顶层硅膜的两侧形成有浅槽隔离层，所述顶层硅膜中注入有P离子形成P型硅，所述顶层硅膜的上表面依次设有栅极氧化物和栅电极，所述栅极氧化物和栅电极组成栅极，所述栅极在顶层硅膜的上表面呈Y型分布，所述栅极正下方的顶层硅膜中注入金属离子形成有一金属层，所述栅极一侧的源区掺杂形成有源区超浅结，所述栅极另一侧的漏区掺杂形成有漏区超浅结，所述栅极的周围形成有栅极侧墙，所述源区超浅结下方离子注入形成有源区晕环区，所述漏区超浅结下方离子注入形成有漏区晕环区，所述源区超浅结的表面形成有源极硅化物，所述栅极的表面形成有栅极硅化物，所述漏区超浅结的表面形成有漏极硅化物，所述源极硅化物的表面形成有源电极，所述漏极硅化物的表面形成有漏电极。

进一步，所述顶层硅膜的厚度为100～200nm。

进一步，所述金属层的厚度为1～20nm，所述金属层距离顶层硅膜的上表面为50～200nm。

进一步，所述金属层中的金属为Au、Cu、Fe、Mn和In中的任意一种。

进一步，所述源极硅化物、栅极硅化物和漏极硅化物为钛化硅、钴化硅和镍化硅中的任意一种。

本实用新型还提供一种前述抑制浮体效应的新型SOI器件的制备方法，所述方法包括以下步骤：

S1、提供一片SOI衬底，所述SOI衬底包括从下往上依次层叠的底部硅层、中间BOX埋层和顶层硅膜，所述顶层硅膜的两侧通过浅槽隔离工艺形成有浅槽隔离层；

S2、向所述顶层硅膜中注入P离子，形成P型硅；

S3、在所述顶层硅膜的上表面涂覆一层光刻胶，然后对所述光刻胶进行显影、曝光和光刻，形成具有沟槽的图案化掩膜层，接着向通过沟槽暴露出来的顶层硅膜进行金属离子注入，在顶层硅膜中形成一金属层，最后去除光刻胶掩膜层；

S4、在所述顶层硅膜的上表面依次形成栅极氧化物和栅电极，所述栅极氧化物和栅电极组成栅极并在顶层硅膜的上表面呈Y型分布，且所述栅极的正下方为金属层；

S5、在栅极两侧的源区和漏区第一次轻掺杂注入离子，分别形成轻掺杂源区和轻掺杂漏区，获得源区超浅结和漏区超浅结；

S6、在所述栅极的周围形成栅极侧墙，然后在栅极两侧的源区和漏区第二次中等或高能掺杂注入离子，在所述源区超浅结下方形成源区晕环区，在所述漏区超浅结下方形成漏区晕环区；

S7、对所述源区超浅结、栅电极和漏区超浅结的表面沉积金属，使金属与硅发生反应进行金属化，分别形成有源极硅化物、栅极硅化物和漏极硅化物，然后在源极硅化物的表面制作出源电极，在漏极硅化物的表面制作出漏电极；

S8、将制作完毕的N型PD SOI器件放入通入氩气的快速热处理机中，进行3～6秒快速热退火处理。

进一步，所述步骤S3中，在所述顶层硅膜的上表面涂覆的光刻胶厚度大于2μm。

进一步，所述步骤S3中，金属离子注入的深度是距离顶层硅膜的上表面为50～200nm，注入的剂量为1×10¹³个/cm²～6×10¹⁵个/cm²。

进一步，所述步骤S5中，向源区和漏区第一次轻掺杂注入的离子为As或BF2，掺杂的剂量为1×10¹⁴个/cm²～3×10¹⁵个/cm²，掺杂的深度为距离顶层硅膜上表面40～50nm。

进一步，所述步骤S6中，向源区和漏区第二次中等或高能掺杂注入的离子为As，掺杂的剂量为5×10¹⁴个/cm²～6×10¹⁵个/cm²，掺杂的深度为距离顶层硅膜上表面50～200nm。

与现有技术相比，本实用新型提供的抑制浮体效应的新型SOI器件及其制备方法，具有以下技术优点：

1、本离子注入型PD SOI器件采用Y型栅结构，因而有利于增加栅极接触面积，减少占用芯片面积，避免了传统体接触增加芯片面积的缺点，减轻了寄生效应的问题；

2、向PD SOI器件耗尽区注入Au、Cu、Fe、Mn和In等任意一种金属时，这种金属可以在硅中形成为复合中心，因而能有效减小少数载流子寿命，抑制体区的浮体效应，降低浮体效应的影响；

3、在硅中Au、Cu、Fe、Mn和In等金属都是有效的复合中心，与硅几乎不发生反应，所以注入金属的浓度相对好控制，而且Au、Cu、Fe、Mn和In等金属在硅中具有高扩散率，所以容易在硅的晶格间隙中运动形成金属层；

4、本申请提供的制作方法相对简单，并且与传统的CMOS工艺相兼容，因而特别适合大规模的工业生产制造。

附图说明

图1是传统PD SOI器件的截面结构示意图。

图2是本实用新型提供的抑制浮体效应的新型SOI器件的俯视结构示意图。

图3是本实用新型提供的抑制浮体效应的新型SOI器件中金属离子注入的俯视结构示意图。

图4a～4k是本实用新型提供的抑制浮体效应的新型SOI器件制备方法各个流程阶段的截面结构示意图。

图中，1、光刻胶；2、SOI衬底；2a、底部硅层；2b、中间BOX埋层；2c、顶层硅膜；3、浅槽隔离层；4、漏区超浅结；5、源区超浅结；6、源区晕环区；7、漏区晕环区；8、栅极氧化物；9、栅电极；10、体区；11、金属层；12、源极硅化物；13、栅极硅化物；14、漏极硅化物；15、栅极侧墙；16、源电极；17、漏电极。

具体实施方式

为了使本实用新型实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本实用新型。

在本实用新型的描述中，需要理解的是，术语“纵向”、“径向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。在本实用新型的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

请参考图2、图3和图4a～4k所示，本实用新型提供一种抑制浮体效应的新型SOI器件，包括SOI衬底2，所述SOI衬底2包括从下往上依次层叠的底部硅层2a、中间BOX埋层2b和顶层硅膜2c，所述顶层硅膜2c的两侧形成有浅槽隔离层3，所述顶层硅膜2c中注入有P离子形成P型硅，所述顶层硅膜2c的上表面依次设有栅极氧化物8和栅电极9，所述栅极氧化物8和栅电极9组成栅极，所述栅极在顶层硅膜2c的上表面呈Y型分布，所述栅极正下方的顶层硅膜2c中注入金属离子形成有一金属层11，所述金属层11具体是注入到器件耗尽层中的，所述栅极一侧的源区掺杂形成有源区超浅结5，所述栅极另一侧的漏区掺杂形成有漏区超浅结4，所述栅极的周围形成有栅极侧墙15，所述源区超浅结5下方离子注入形成有源区晕环区6，所述漏区超浅结4下方离子注入形成有漏区晕环区7，所述源区超浅结6的表面形成有源极硅化物12，所述栅极的表面形成有栅极硅化物13，所述漏区超浅结8的表面形成有漏极硅化物14，所述源极硅化物12的表面形成有源电极16，所述漏极硅化物14的表面形成有漏电极17。

作为具体实施例，所述中间BOX埋层2b采用SiO2或Si3N4等绝缘物质，由此可以降低器件的功耗，避免器件产生不必要的闩锁效应并且使器件具有一定的抗辐射能力。

作为具体实施例，所述顶层硅膜2c的厚度为100～200nm，由此可以较好地控制器件的阈值电压，而且顶部硅膜较厚的SOI晶圆制作难度有所降低。

作为具体实施例，所述金属层11的厚度为1～20nm，所述金属层11距离顶层硅膜2c的上表面为50～200nm，这一深度处的金属层可以有效地捕获顶层硅中正电荷，促进与电子的复合，抑制体区的浮体效应。

作为具体实施例，所述金属层11中的金属为Au、Cu、Fe、Mn和In中的任意一种，采用这些金属能够在硅中形成复合中心，且注入的浓度比较好控。

作为具体实施例，所述源极硅化物12、栅极硅化物13和漏极硅化物14为钛化硅、钴化硅和镍化硅中的任意一种，这些硅化物具有很好的高温抗氧化性，可以防止顶层硅膜被氧化，非常适合用来保护栅区、源区和漏区；同时，它们还具有导电和传热性，可以用来连接电极，降低器件的工作温度。

本实用新型还提供一种前述抑制浮体效应的新型SOI器件的制备方法，所述方法包括以下步骤：

S1、如图4a所示，提供一片SOI衬底2，所述SOI衬底2包括从下往上依次层叠的底部硅层2a、中间BOX埋层2b和顶层硅膜2c，所述顶层硅膜2c的两侧通过现有的浅槽隔离工艺(Shallow Trench Isolation，STI)形成有浅槽隔离层3，所述顶层硅膜2c的厚度为100～200nm；

S2、如图4b所示，向所述顶层硅膜2c中注入P离子，形成P型硅；具体可采用现有的中低电流离子注入机对顶部硅膜进行P离子注入，注入的范围是器件的有源区，注入的剂量2×10¹³个/cm²～2×10¹⁴个/cm²；

S3、在所述顶层硅膜2c的上表面涂覆一层光刻胶1，如图4c所示；然后对所述光刻胶进行显影、曝光和光刻，形成具有沟槽的图案化掩膜层，如图4d所示；接着向通过沟槽暴露出来的顶层硅膜2c进行金属离子注入，在顶层硅膜中形成一金属层11，如图4e所示，最后去除光刻胶掩膜层；具体可采用现有的高能离子注入机对顶层硅膜2c进行金属离子注入，注入的金属可以是Au、Cu、Fe、Mn和In中的任意一种或者其他金属，注入的厚度为1～20nm，注入的深度是距离顶层硅膜的上表面为50～200nm，注入的剂量为1×10¹³个/cm²～6×10¹⁵个/cm²，由此即可实现在顶部硅膜2c中靠近中间BOX埋层2b界面附近形成一层金属层；

S4、如图4f所示，注入完金属以后，在所述顶层硅膜2c的上表面依次形成栅极氧化物8和栅电极9，所述栅极氧化物8和栅电极9组成栅极并在顶层硅膜2c的上表面呈Y型分布，且所述栅极的正下方为金属层；其中，其中栅极氧化物8可以为二氧化硅或氮化硅等绝缘材料，栅电极9采用多晶硅，栅极氧化层8的厚度控制在0.9～1.1nm左右；

S5、如图4g所示，在栅极两侧的源区和漏区第一次轻掺杂注入离子，分别形成轻掺杂源区和轻掺杂漏区，获得源区超浅结5和漏区超浅结4，通过这一手段可以减少沟道漏电流的发生；具体地，向栅极两侧的源区和漏区第一次轻掺杂注入的离子为As或BF2，掺杂的剂量为1×10¹⁴个/cm²～3×10¹⁵个/cm²，掺杂的深度为距离顶层硅膜上表面40～50nm；

S6、在所述栅极的周围形成栅极侧墙15，如图4h所示，然后在栅极两侧的源区和漏区第二次中等或高能掺杂注入离子，在所述源区超浅结5下方形成源区晕环区6，在所述漏区超浅结4下方形成漏区晕环区7，如图4i所示；其中，所述栅极侧墙15的形成具体可先在在顶层硅膜2c区，利用化学气相沉积设备淀积一层厚为90～110nm的二氧化硅，这层二氧化硅用来在多晶硅栅的四周形成侧墙，接着用干法离子刻蚀机除掉化学气相淀积的大部分二氧化硅，在多晶硅栅的侧墙上留下一层二氧化硅；而对栅极两侧的源区和漏区进行第二次掺杂注入离子，这一次是中等或高能剂量的源漏注入，具体注入的离子为As，注入掺杂的剂量为5×10¹⁴个/cm²～6×10¹⁵个/cm²，掺杂的深度为距离顶层硅膜上表面50～200nm，由此即可形成源区晕环区6和漏区晕环区7，此时栅极的侧墙能够起到阻挡离子注入到短沟道中；

S7、对所述源区超浅结5、栅电极9和漏区超浅结4的表面沉积金属，使金属与硅发生反应进行金属化，分别形成有源极硅化物12、栅极硅化物13和漏极硅化物14，如图4j所示，然后在源极硅化物12的表面制作出源电极16，在漏极硅化物14的表面制作出漏电极17，如图4k所示；其中，所述源极硅化物12、栅极硅化物13和漏极硅化物14的形成具体包括：首先彻底清洗源区超浅结5、栅电极9和漏区超浅结4的硅片表面，利用现有溅射工艺，在硅片表面淀积镍(Ni)，然后将硅片移入快速退火装置，高温触发镍与硅发生反应生成硅化镍，进而分别形成源极硅化物12、栅极硅化物13和漏极硅化物14，这层金属硅化层可以使硅和随后淀积的电极材料更加紧密地结合起来，当然，本领域的技术人员还可以选用钴(Co)和钛(Ti)来与硅发生反应，分别生成硅化钴和硅化钛；

S8、将制作完毕的N型PD SOI器件放入通入氩气的快速热处理机中，进行3～6秒快速热退火(RTA)处理，即用极快的升温，例如将温度升到1000℃，然后在3～6秒内完成对器件的热退火处理，退火通常在通入氩气的快速热处理机中进行，由此可以修复由于离子注入造成的硅晶格的损伤。

作为具体实施例，所述步骤S3中，在所述顶层硅膜2c的上表面涂覆的光刻胶1厚度大于2μm，具体为根据注入金属离子的能量不同而涂覆不同厚度的光刻胶。

作为一种优选实施式，所述顶层硅膜2c的上表面涂覆的光刻胶1厚度为6μm，注入的金属为Au(金)离子，注入的深度为距离顶层硅膜2c上表面130nm，注入的厚度为10nm，注入的剂量为5×10¹⁵个/cm²，且在6秒内完成对器件的热退火处理。

作为另一种优选实施式，所述顶层硅膜2c的上表面涂覆的光刻胶1厚度为7μm，注入的金属为Fe(铁)离子，注入的深度为距离顶层硅膜2c上表面140nm，注入的厚度为15nm，注入的剂量为4×10¹⁵个/cm²，且在5秒内完成对器件的热退火处理。

作为再一种优选实施式，所述顶层硅膜2c的上表面涂覆的光刻胶1厚度为8μm，注入的金属为Cu(铜)离子，注入的深度为距离顶层硅膜2c上表面135nm，注入的厚度为20nm，注入的剂量为4.5×10¹⁵个/cm²，且在4秒内完成对器件的热退火处理。

与现有技术相比，本实用新型提供的抑制浮体效应的新型SOI器件及其制备方法，具有以下技术优点：

1、本离子注入型PD SOI器件采用Y型栅结构，因而有利于增加栅极接触面积，减少占用芯片面积，避免了传统体接触增加芯片面积的缺点，减轻了寄生效应的问题；

2、向PD SOI器件耗尽区注入Au、Cu、Fe、Mn和In等任意一种金属时，这种金属可以在硅中形成为复合中心，因而能有效减小少数载流子寿命，抑制体区的浮体效应，降低浮体效应的影响；

3、在硅中Au、Cu、Fe、Mn和In等金属都是有效的复合中心，与硅几乎不发生反应，所以注入金属的浓度相对好控制，而且Au、Cu、Fe、Mn和In等金属在硅中具有高扩散率，所以容易在硅的晶格间隙中运动形成金属层；

4、本申请提供的制作方法相对简单，并且与传统的CMOS工艺相兼容，因而特别适合大规模的工业生产制造。

最后说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的宗旨和范围，其均应涵盖在本实用新型的权利要求范围当中。