半导体集成电路装置的制作方法

本公开涉及一种半导体集成电路装置，其包括标准单元，该标准单元包括垂直纳米线(vnw：verticalnanowire)fet(fieldeffecttransistor，场效应晶体管)。

背景技术：

标准单元法是在半导体基板上形成半导体集成电路的一种已知方法。标准单元法指的是以下方法，即，事先将具有特定逻辑功能的基本单元(例如反相器、锁存器、触发器、全加器等)作为标准单元准备好，然后将多个标准单元布置在半导体基板上，再用布线将这些标准单元连接起来，这样来设计lsi芯片。

lsi的基本构成要素即晶体管通过缩小栅极长度(按比例缩小：scaling)而实现了集成度的提高、工作电压的降低以及工作速度的提高。但是，近年来，出现的问题是过度地按比例缩小会引起截止电流，截止电流又会引起功耗显著增大。为了解决该问题，人们已开始积极对立体构造晶体管进行研究，即，将晶体管构造从现有的平面型变为立体型。作为立体构造晶体管之一，垂直纳米线fet(以下视情况称为vnwfet)备受瞩目。

近年来，半导体集成电路的微细化和高集成化的发展显著，相伴于此，工作电压的低电压化以及工作频率的高速化正在加速。但是，随着工作频率的高速化，噪声增加，并且随着工作电压的低电压化，抗噪性降低，因此就近年来的半导体集成电路而言，存在容易发生由噪声引起电路故障的问题。作为防止由噪声引起的电路故障的方法，存在有在电路的电源间设置去耦电容的方法。将形成有上述去耦电容的单元称为电容单元。

在专利文献1中公开了一种电容单元的版图。

专利文献1：日本公开专利公报特开2012-222065号公报

技术实现要素：

-发明要解决的技术问题-

但是，迄今为止，还没有对采用了vnwfet的电容单元进行研究。

本公开的目的在于：针对采用了vnwfet的电容单元，提供一种能够充分确保电容值的版图构造。

-用以解决技术问题的技术方案-

就本公开的第一方面而言，在一种包括作为电容单元的标准单元的半导体集成电路装置中，所述标准单元包括第一电源布线、第二电源布线以及多个第一导电型vnw(verticalnanowire：垂直纳米线)fet，所述第一电源布线沿第一方向延伸，并供给第一电源电压，所述第二电源布线沿所述第一方向延伸，并供给与所述第一电源电压不同的第二电源电压，多个所述第一导电型vnwfet设在所述第一电源布线与所述第二电源布线之间，并沿所述第一方向排列。多个所述第一导电型vnwfet包括至少一个第一vnwfet，所述第一vnwfet的顶部和底部与所述第一电源布线相连，所述第一vnwfet的栅极与所述第二电源布线相连。

根据该方面，在作为电容单元的标准单元中，在第一电源布线与第二电源布线之间设有沿第一方向排列的多个第一导电型vnwfet。在包含在多个该第一导电型vnwfet中的至少一个第一vnwfet中，第一vnwfet的顶部和底部被施加第一电源电压，第一vnwfet的栅极被施加第二电源电压。因此，第一vnwfet成为接通状态，由此夹着栅极氧化膜在电源间形成有去耦电容。

就本公开的第二方面而言，在一种包括作为电容单元的标准单元的半导体集成电路装置中，所述标准单元包括第一电源布线、第二电源布线、第一电容部以及恒定值输出部，所述第一电源布线沿第一方向延伸，并供给第一电源电压，所述第二电源布线沿所述第一方向延伸，并供给与所述第一电源电压不同的第二电源电压，所述第一电容部具有多个第一导电型vnw(verticalnanowire：垂直纳米线)fet，多个所述第一导电型vnwfet设在所述第一电源布线与所述第二电源布线之间，并沿所述第一方向排列，所述恒定值输出部具有设在所述第一电源布线与所述第二电源布线之间的第二导电型vnwfet，所述恒定值输出部将所述第二电源电压供向所述第一电容部。所述第一电容部所具有的多个所述第一导电型vnwfet包括至少一个第一vnwfet，所述第一vnwfet的顶部和底部与所述第一电源布线相连，所述第一vnwfet的栅极与所述恒定值输出部所具有的所述第二导电型vnwfet的顶部相连。

根据该方面，作为电容单元的标准单元包括第一电容部和恒定值输出部，该第一电容部具有多个第一导电型vnwfet，多个该第一导电型vnwfet设在第一电源布线与第二电源布线之间，并沿第一方向排列，该恒定值输出部具有设在第一电源布线与第二电源布线之间的第二导电型vnwfet，该恒定值输出部将第二电源电压供向电容部。就包含在第一电容部所具有的多个第一导电型vnwfet中的至少一个第一vnwfet而言，第一vnwfet的顶部和底部被施加第一电源电压，第一vnwfet的栅极被施加来自恒定值输出部所具有的第二导电型vnwfet的顶部的第二电源电压。因此，第一vnwfet成为接通状态，由此夹着栅极氧化膜在电源间形成有去耦电容。

-发明的效果-

根据本公开，就采用了vnwfet的电容单元而言，能够实现一种能充分确保电容值的版图构造。

附图说明

图1是俯视图，其示出第一实施方式所涉及的电容单元的版图构造的示例；

图2(a)、图2(b)是不同层的俯视图，其示出第一实施方式所涉及的电容单元的版图构造的示例；

图3(a)～图3(d)是剖视图，其示出第一实施方式所涉及的电容单元的版图构造的示例；

图4是第一实施方式所涉及的电容单元的电路图；

图5是俯视图，其示出第一实施方式的变形例所涉及的电容单元的版图构造的示例；

图6是俯视图，其示出第二实施方式所涉及的电容单元的版图构造的示例；

图7(a)、图7(b)是不同层的俯视图，其示出第二实施方式所涉及的电容单元的版图构造的示例；

图8(a)～图8(d)是剖视图，其示出第二实施方式所涉及的电容单元的版图构造的示例；

图9是第二实施方式所涉及的电容单元的电路图；

图10是俯视图，其示出第二实施方式的变形例1所涉及的电容单元的版图构造的示例；

图11(a)、图11(b)是不同层的俯视图，其示出第二实施方式的变形例1所涉及的电容单元的版图构造的示例；

图12(a)、图12(b)是将第二实施方式的变形例1所涉及的电容单元上下相邻布置后的示例；

图13是俯视图，其示出第二实施方式的变形例2所涉及的电容单元的版图构造的示例；

图14是俯视图，其示出第三实施方式所涉及的电容单元的版图构造的示例；

图15(a)～图15(c)是不同层的俯视图，其示出第三实施方式所涉及的电容单元的版图构造的示例；

图16(a)～图16(d)是剖视图，其示出第三实施方式所涉及的电容单元的版图构造的示例；

图17是第三实施方式所涉及的电容单元的电路图；

图18是俯视图，其示出第三实施方式的变形例1所涉及的电容单元的版图构造的示例；

图19是俯视图，其示出第四实施方式所涉及的电容单元的版图构造的示例；

图20(a)、图20(b)是不同层的俯视图，其示出第四实施方式所涉及的电容单元的版图构造的示例；

图21是第四实施方式所涉及的电容单元的电路图；

图22是俯视图，其示出第四实施方式的变形例所涉及的电容单元的版图构造的示例；

图23(a)、图23(b)是不同层的俯视图，其示出第四实施方式的变形例所涉及的电容单元的版图构造的示例；

图24是俯视图，其示出布置有本公开所涉及的电容单元的电路块的版图示例；

图25是示意图，其示出垂直纳米线fet的基本构造示例，图25(a)是剖视图，图25(b)是俯视图；

图26(a)、图26(b)是示意性俯视图，其示出垂直纳米线fet的基本构造示例中采用了局部布线的构造示例。

具体实施方式

下面，参照附图对实施方式进行说明。在下述实施方式中，半导体集成电路装置包括多个标准单元，该多个标准单元中的至少一部分标准单元包括所谓的垂直纳米线fet(vnwfet)。多个标准单元包括采用了vnwfet的电容单元。

图25是示意图，其示出vnwfet的基本构造示例，图25(a)是剖视图，图25(b)是俯视图。需要说明的是，在图25(b)中，省略了金属布线的图示，此外，为了便于理解，图示出实际俯视时无法看到的构成要素。

如图25所示，在半导体基板501上形成有p型阱502和n型阱503。不过，当半导体基板501为p型基板时，也可以不形成p型阱。在p型阱502上形成有n型晶体管即vnwfet510，在n型阱503上形成有p型晶体管即vnwfet520。504是绝缘膜，505是层间绝缘膜。

vnwfet510包括形成源极/漏极电极的底部电极511、形成源极/漏极电极的顶部电极512、以及沿纵向(与基板面垂直的垂直方向)形成在底部电极511与顶部电极512之间的纳米线513。底部电极511和顶部电极512被掺杂为n导电型。纳米线513的至少一部分为沟道区。在纳米线513周围形成有栅极绝缘膜515，而且在栅极绝缘膜515周围形成有栅极电极514。

底部电极511与底部区516相连，底部区516形成为沿半导体基板501的上表面扩展。底部区516也被掺杂为n导电型。在底部区516的表面形成有硅化物区517。在顶部电极512周围形成有侧壁518。在顶部电极512上形成有硅化物区519。不过，也可以不形成侧壁518和硅化物区519。

同样，vnwfet520包括形成源极/漏极电极的底部电极521、形成源极/漏极电极的顶部电极522、以及沿纵向形成在底部电极521与顶部电极522之间的纳米线523。底部电极521和顶部电极522被掺杂为p导电型。纳米线523的至少一部分为沟道区。在纳米线523周围形成有栅极绝缘膜525，而且在栅极绝缘膜525周围形成有栅极电极524。

底部电极521与底部区526相连，底部区526形成为沿半导体基板501的上表面扩展。底部区526也被掺杂为p导电型。在底部区526的表面形成有硅化物区527。在顶部电极522周围形成有侧壁528。在顶部电极522上形成有硅化物区529。不过，也可以不形成侧壁528和硅化物区529。

在图25的构造中，vnwfet510的栅极电极区514与vnwfet520的栅极电极区524由栅极布线531连接。底部区516、硅化物区519、栅极布线531、硅化物区529以及底部区526分别通过接触孔532和接触孔541与形成在金属布线层m1中的布线542相连。需要说明的是，能够在比金属布线层m1靠上的上层，进一步层叠金属布线层。

半导体基板501例如由体硅、锗、其化合物或合金等构成。n型掺杂物例如有as、p、sb、n、c或它们的组合等。p型掺杂物例如有b、bf2、in、n、c或它们的组合等。vnwfet510、520的平面形状(纳米线513、523的横截面形状)例如也可以是圆形、矩形、椭圆形等。

绝缘膜504的材质例如是sin、sicn等。层间绝缘膜505的材料例如有sio、teos、psg、bpsg、fsg、sioc、sog、旋涂聚合物(spinonpolymers)、sic或它们的混合物等。硅化物区517、527的材质例如是nisi、cosi、tisi、wsi等。

栅极电极514、524和栅极布线531的材料例如有tin、tan、tial、含ti金属、含ta金属、含al金属、含w金属、tisi、nisi、ptsi、polysiliconwithsilicide、它们的组合等。栅极绝缘膜515、525的材料例如有sion、si3n4、ta2o5、al2o3、hf氧化物、ta氧化物、al氧化物等。k值优选在7以上。

设在顶部电极512、522上的硅化物区519、529的材料有nisi、cosi、mosi、wsi、ptsi、tisi或它们的组合等。其他构成也可以是w、cu、al等金属、tin、tan等合金等、注入杂质的半导体等或它们的组合。侧壁518、528的材料例如有sin、sion、sic、sicn、siocn等。

接触孔532的材料例如有ti、tin、ta、tan等。还有cu、cu-alloy(铜合金)、w、ag、au、ni、al等。或者也可以是co、ru。

图26示出vnwfet的基本构造示例中采用了局部布线的构造示例。在图26(a)中，在金属布线层m1与vnwfet510的顶部电极512之间、以及金属布线层m1与vnwfet520的顶部电极522之间，形成有局部布线534。底部区516、526和栅极布线531分别通过接触孔533、局部布线534以及接触孔541与形成在金属布线层m1中的布线542相连。硅化物区519、529分别通过局部布线534和接触孔541与形成在金属布线层m1中的布线542相连。

在图26(b)中，在金属布线层m1与底部区516、526之间，形成有局部布线535。换言之，局部布线535相当于将图26(a)中的接触孔533与局部布线534一体化而得到的部件。在形成局部布线535的工序中，硅化物区536用作蚀刻阻挡层。

在下述说明中，视情况将vnwfet的底部电极、顶部电极、栅极电极简称为底部、顶部、栅极。在由垂直纳米线、顶部、底部以及栅极构成的单位结构为一个或多个且由此构成一个vnwfet的情况下，将该单位结构简称为“vnw”，与vnwfet加以区分。视情况将标准单元简称为单元。vdd、vss用作表示电源布线和电源布线所供给的电源电压这两者的符号。

在本说明书中，像“布线宽度相同”等意为宽度等相同的表述包含制造上的偏差范围。

(第一实施方式)

图1～图3是示出第一实施方式所涉及的电容单元的版图构造的示例的图，图1是俯视图，图2(a)、图2(b)是不同层的俯视图，图3(a)～图3(d)是剖视图。具体而言，图2(a)示出vnwfet及其之下的层，图2(b)示出vnwfet之上的层。图3(a)～图3(b)是当俯视图1时沿纵向剖开的剖视图，图3(c)～图3(d)是当俯视图1时沿横向剖开的剖视图，图3(a)是沿x1-x1’线剖开的剖面，图3(b)是沿x2-x2’线剖开的剖面，图3(c)是沿y1-y1’线剖开的剖面，图3(d)是沿y2-y2’线剖开的剖面。

图4是图1～图3所示的电容单元的电路图。

需要说明的是，在下述说明中，在图1等俯视图中，将附图横向设为x方向(相当于第一方向)，将附图纵向设为y方向(相当于第二方向)。在图1等俯视图中纵横延伸的虚线和在图3等剖视图中纵向延伸的虚线示出设计时用于布置部件的网格。网格在x方向上等间距布置，并在y方向上等间距布置。需要说明的是，网格间距在x方向和y方向上既可以相同，也可以不同。网格间距也可以在每层上不同。例如，vnwfet的网格与m1布线的网格也可以以不同的间距布置。而且，各部件并非必须布置在网格上。不过，从抑制制造偏差的观点出发，部件优选布置在网格上。

本实施方式所涉及的装置构造以图26(a)的构造为前提。不过，也能够以图25和图26(b)的构造、其他的器件构造为前提。之后的实施方式也相同。为了使图容易理解，省略了阱、sti、各绝缘膜、底部上的硅化物层、顶部上的硅化物层以及顶部的侧壁的图示。之后的图也相同。

如图1～图3所示，在单元的上下(位于y方向上的两端)侧，分别设有沿x方向延伸的电源布线vdd、vss。电源布线vdd、vss形成在m1布线层中。电源布线vdd、vss能够供其上下相邻的单元共用。不过，也可以采用不让电源布线供其上下相邻的单元共用的版图。

在电源布线vdd与电源布线vss之间，形成有p型晶体管区域(图示为pch，之后的俯视图中也相同)和n型晶体管区域(图示为nch，之后的俯视图中也相同)。p型晶体管区域设在靠电源布线vdd一侧，n型晶体管区域设在靠电源布线vss一侧。在p型晶体管区域中，晶体管p1、p2、p3、p4沿x方向排列布置。晶体管p1、p2、p3、p4分别具有沿y方向排列的两个vnw。在n型晶体管区域中，晶体管n1、n2、n3、n4沿x方向排列布置。晶体管n1、n2、n3、n4分别具有沿y方向排列的两个vnw。

晶体管p1、p2、p3、p4的底部与底部区11相连。底部区11扩展到俯视时与电源布线vdd重合的范围。底部区11通过局部布线和通孔与电源布线vdd相连，电源电压vdd被供往底部区11。晶体管p1、p2、p3、p4的顶部分别与局部布线31、33、35、37相连。局部布线31、33、35、37沿y方向并列延伸到俯视时与电源布线vdd重合的范围，且通过通孔与电源布线vdd相连。

晶体管n1、n2、n3、n4的底部与底部区12相连。底部区12扩展到俯视时与电源布线vss重合的范围。底部区12通过局部布线和通孔与电源布线vss相连，电源电压vss被供往底部区12。晶体管n1、n2、n3、n4的顶部分别与局部布线32、34、36、38相连。局部布线32、34、36、38沿y方向并列延伸到俯视时与电源布线vss重合的范围，且通过通孔与电源布线vss相连。

栅极布线21、22、23、24沿y方向并列地从p型晶体管区域延伸到n型晶体管区域。晶体管p1、p2、p3、p4的栅极分别与栅极布线21、22、23、24相连。晶体管n1、n2、n3、n4的栅极分别与栅极布线21、22、23、24相连。栅极布线21通过通孔与局部布线32相连。栅极布线22通过通孔与局部布线33相连。栅极布线23通过通孔与局部布线36相连。栅极布线24通过通孔与局部布线37相连。

根据上面所述的版图构造，如以下所述的那样形成了电容。

晶体管p1、p3的顶部和底部被施加电源电压vdd，晶体管p1、p3的栅极被施加电源电压vss。晶体管n2、n4的顶部和底部被施加电源电压vss，晶体管n2、n4的栅极被施加电源电压vdd。因此，晶体管p1、p3、n2、n4成为接通状态，从而夹着栅极氧化膜在vdd-vss间形成有电容。

当俯视时，在晶体管p1、p3的区域中，被施加了电源电压vdd的局部布线31、35、被施加了电源电压vss的栅极布线21、23以及被施加了电源电压vdd的底部区11相重合。因此，在局部布线31、35与栅极布线21、23之间、栅极布线21、23与底部区11之间，形成布线间电容。同样地，当俯视时，在晶体管n2、n4的区域中，被施加了电源电压vss的局部布线34、38、被施加了电源电压vdd的栅极布线22、24以及被施加了电源电压vss的底部区12相重合。因此，在局部布线34、38与栅极布线22、24之间、栅极布线22、24与底部区12之间，形成布线间电容。

被施加了电源电压vss的栅极布线21、23以及被施加了电源电压vdd的栅极布线22、24，在x方向上交替地布置。因此，在x方向上，在栅极布线21、22之间、栅极布线22、23之间、栅极布线23、24之间，形成布线间电容。

在电容单元的位于y方向上的中央部，在x方向上，在局部布线32、33之间、局部布线33、36之间、局部布线36、37之间，形成布线间电容。在y方向上，在局部布线31、32之间、局部布线33、34之间、局部布线35、36之间、局部布线37、38之间，形成布线间电容。

因此，根据本实施方式，能够实现一种采用vnwfet并能够充分确保电容值的电容单元。

构成本实施方式所涉及的电容单元的晶体管p1～p4、n1～n4是所谓的虚设vnwfet，其无助于实现电路的逻辑功能。通过布置这样的虚设vnwfet，在半导体集成电路装置中，vnwfet的分布变得均匀，制造精度提高，并且晶体管特性的偏差得到抑制。通过布置栅极布线21～24，栅极图案的分布偏差得到抑制，制造精度提高，并且晶体管特性的偏差得到抑制。

栅极布线21、22、23、24全都沿y方向延伸，并且布线宽度相同。这样一来，制造较容易，制造精度提高。局部布线31、32、33、34、35、36、37、38全都沿y方向延伸，并且布线宽度相同。这样一来，制造较容易，制造精度提高。

需要说明的是，在上述版图构造中，底部区11在晶体管p1～p4的整个区域中形成为一体，底部区12在晶体管n1～n4的整个区域中形成为一体。取而代之，底部区11、12也可以分开形成。例如，也可以按照每个晶体管p1～p4分开形成底部区11，并且使这些底部区11分别形成为在y方向上的长度较长的区域。

在上述版图构造中，也可以省略晶体管p2、p4、n1、n3。

(第一实施方式的变形例)

图5是俯视图，其示出本变形例所涉及的电容单元的版图构造的示例。在本变形例中，在图1的版图构造中追加了沿x方向并列延伸的m1布线41、42、43、44。m1布线41通过通孔与被施加电源电压vdd的局部布线31、33、35、37相连。m1布线42通过通孔与被施加电源电压vss的局部布线32、36相连。m1布线43通过通孔与被施加电源电压vdd的局部布线33、37相连。m1布线44通过通孔与被施加电源电压vss的局部布线32、34、36、38相连。

这样一来，在y方向上，在m1布线41、42之间、m1布线42、43之间、m1布线43、44之间，形成布线间电容。因此，电容单元的电容值进一步变大。m1布线41、42、43、44全都沿x方向延伸，并且布线宽度相同。这样一来，制造较容易，制造精度提高。

(第二实施方式)

图6～图8是示出第二实施方式所涉及的电容单元的版图构造的示例的图，图6是俯视图，图7(a)、图7(b)是不同层的俯视图，图8(a)～图8(d)是剖视图。具体而言，图7(a)示出vnwfet及其之下的层，图7(b)示出vnwfet之上的层。图8(a)～图8(b)是当俯视图6时沿纵向剖开的剖视图，图8(c)～图8(d)是当俯视图6时沿横向剖开的剖视图，图8(a)是沿x1-x1’线剖开的剖面，图8(b)是沿x2-x2’线剖开的剖面，图8(c)是沿y1-y1’线剖开的剖面，图8(d)是沿y2-y2’线剖开的剖面。

图9是图6～图8所示的电容单元的电路图。

本实施方式所涉及的电容单元与第一实施方式所涉及的电容单元相比，两者的不同之处在于：本实施方式所涉及的电容单元的晶体管p2、p4、n1、n3由一个vnw构成，底部区按每个晶体管分开形成等。需要说明的是，在以下的说明中，有时省略对与第一实施方式相同的结构进行说明。

在p型晶体管区域中，底部区111、112、113、114形成为沿y方向并列延伸。底部区111、113延伸到俯视时与电源布线vdd重合的范围，并通过局部布线和通孔与电源布线vdd相连，电源电压vdd被供往底部区111、113。另一方面，当俯视时，底部区112、114不与电源布线vdd重合。晶体管p1、p2、p3、p4的底部分别与底部区111、112、113、114相连。

在n型晶体管区域中，底部区115、116、117、118形成为沿y方向并列延伸。底部区116、118延伸到俯视时与电源布线vss重合的范围，并通过局部布线和通孔与电源布线vss相连，电源电压vss被供往底部区116、118。另一方面，当俯视时，底部区115、117不与电源布线vss重合。晶体管n1、n2、n3、n4的底部分别与底部区115、116、117、118相连。

晶体管p1、n1的顶部与局部布线131相连。晶体管p2、n2的顶部与局部布线134相连。晶体管p3、n3的顶部与局部布线135相连。晶体管p4、n4的顶部与局部布线138相连。局部布线131、134、135、138沿y方向并列延伸。局部布线131、135延伸到俯视时与电源布线vdd重合的范围，且通过通孔与电源布线vdd相连，并被施加电源电压vdd。局部布线134、138延伸到俯视时与电源布线vss重合的范围，且通过通孔与电源布线vss相连，并被施加电源电压vss。

局部布线132、133、136、137布置为与局部布线131、134、135、138在y方向上相向。局部布线132、136延伸到俯视时与电源布线vss重合的范围，且通过通孔与电源布线vss相连，并被施加电源电压vss。局部布线133、137延伸到俯视时与电源布线vdd重合的范围，且通过通孔与电源布线vdd相连，并被施加电源电压vdd。

栅极布线121、122、123、124沿y方向并列地从p型晶体管区域延伸到n型晶体管区域。晶体管p1、p2、p3、p4的栅极分别与栅极布线121、122、123、124相连。晶体管n1、n2、n3、n4的栅极分别与栅极布线121、122、123、124相连。栅极布线121通过通孔与局部布线132相连。栅极布线122通过通孔与局部布线133相连。栅极布线123通过通孔与局部布线136相连。栅极布线124通过通孔与局部布线137相连。也就是说，栅极布线121、123被施加电源电压vss，栅极布线122、124被施加电源电压vdd。

根据上面所述的版图构造，如以下所述的那样形成了电容。

晶体管p1、p3的顶部和底部被施加电源电压vdd，晶体管p1、p3的栅极被施加电源电压vss。晶体管n2、n4的顶部和底部被施加电源电压vss，晶体管n2、n4的栅极被施加电源电压vdd。因此，晶体管p1、p3、n2、n4成为接通状态，从而夹着栅极氧化膜在vdd-vss间形成有电容。

当俯视时，在晶体管p1、p3的区域中，被施加了电源电压vdd的局部布线131、135、被施加了电源电压vss的栅极布线121、123以及被施加了电源电压vdd的底部区111、113相重合。因此，在局部布线131、135与栅极布线121、123之间、栅极布线121、123与底部区111、113之间，形成布线间电容。同样地，当俯视时，在晶体管n2、n4的区域中，被施加了电源电压vss的局部布线134、138、被施加了电源电压vdd的栅极布线122、124以及被施加了电源电压vss的底部区116、118相重合。因此，在局部布线134、138与栅极布线122、124之间、栅极布线122、124与底部区116、118之间，形成布线间电容。

被施加了电源电压vss的栅极布线121、123以及被施加了电源电压vdd的栅极布线122、124，在x方向上交替地布置。因此，在x方向上，在栅极布线121、122之间、栅极布线122、123之间、栅极布线123、124之间，形成布线间电容。

在电容单元的位于y方向上的中央部，在x方向上，在局部布线131、134之间、局部布线134、135之间、局部布线135、138之间，形成布线间电容。在y方向上，在局部布线131、132之间、局部布线133、134之间、局部布线135、136之间、局部布线137、138之间，形成布线间电容。

因此，根据本实施方式，能够实现一种采用vnwfet并能够充分确保电容值的电容单元。

构成本实施方式所涉及的电容单元的晶体管p1～p4、n1～n4是所谓的虚设vnwfet，其无助于实现电路的逻辑功能。通过布置这样的虚设vnwfet，在半导体集成电路装置中，vnwfet的分布变得均匀，制造精度提高，并且晶体管特性的偏差得到抑制。通过布置栅极布线121～124，栅极图案的分布偏差得到抑制，制造精度提高，并且晶体管特性的偏差得到抑制。

栅极布线121、122、123、124全都沿y方向延伸，并且布线宽度相同。这样一来，制造较容易，制造精度提高。局部布线131、132、133、134、135、136、137、138全都沿y方向延伸，并且布线宽度相同。这样一来，制造较容易，制造精度提高。

需要说明的是，在上述版图构造中，不对底部区112、114、115、117施加电源电压，晶体管p2、p4、n1、n3的底部成为浮置状态。不过，也可以对底部区112、114施加电源电压vdd，或者对底部区115、117施加电源电压vss。或者，也可以省略底部区112、114、115、117。或者，也可以省略晶体管p2、p4、n1、n3。

需要说明的是，在上述版图构造中，与第一实施方式相同，可以将底部区111、112、113、114形成为一体，也可以将底部区115、116、117、118形成为一体。

也可以与上述第一实施方式的变形例相同，布置沿x方向延伸的多条m1布线。这样一来，在m1布线之间形成布线间电容。

(第二实施方式的变形例1)

图10和图11是示出本变形例所涉及的电容单元的版图构造的示例的图，图10是俯视图，图11(a)、图11(b)是不同层的俯视图。具体而言，图11(a)示出vnwfet及其之下的层，图11(b)示出vnwfet之上的层。

在本变形例中，与第一实施方式相同，晶体管p2、p4、n1、n3分别由两个vnw构成。与晶体管p1、n1的栅极相连的栅极布线121a、以及与晶体管p3、n3的栅极相连的栅极布线123a，延伸到与电源布线vss重合的范围。栅极布线121a、123a在与电源布线vss重合的位置，通过通孔与电源布线vss相连。与晶体管p2、n2的栅极相连的栅极布线122a、以及与晶体管p4、n4的栅极相连的栅极布线124a，延伸到与电源布线vdd重合的范围。栅极布线122a、124a在与电源布线vdd重合的位置，通过通孔与电源布线vdd相连。

与晶体管p1、n1的顶部相连的局部布线131a形成得比第二实施方式中的局部布线131长。同样地，与晶体管p2、n2的顶部相连的局部布线134a、与晶体管p3、n3的顶部相连的局部布线135a、以及与晶体管p4、n4的顶部相连的局部布线138a分别形成得比第二实施方式中的局部布线134、135、138长。

在本变形例中，vnwfet的分布的均匀性与第二实施方式相比得到提高。不过，由于在电源布线vdd、vss下向栅极布线121a、122a、123a、124a供给电源，因而如图12(a)所示，在这样的版图中，不能够在上下相邻的单元之间共用电源布线。需要说明的是，如图12(b)所示，通过加粗电源布线的宽度，就能够共用电源布线。

(第二实施方式的变形例2)

图13是俯视图，其示出本变形例所涉及的电容单元的版图构造的示例。在图13中，在p型晶体管区域中，底部区11形成为一体，在n型晶体管区域中，底部区12形成为一体。除此以外的结构与图6相同。

(第三实施方式)

图14～图16是示出第三实施方式所涉及的电容单元的版图构造的示例的图，图14是俯视图，图15(a)～图15(c)是不同层的俯视图，图16(a)～图16(d)是剖视图。具体而言，图15(a)示出vnwfet及其之下的层，图15(b)示出局部布线及m1布线，图15(c)示出m1布线及m2布线。图16(a)～图16(b)是当俯视图14时沿纵向剖开的剖视图，图16(c)～图16(d)是当俯视图14时沿横向剖开的剖视图，图16(a)是沿x1-x1’线剖开的剖面，图16(b)是沿x2-x2’线剖开的剖面，图16(c)是沿y1-y1’线剖开的剖面，图16(d)是沿y2-y2’线剖开的剖面。

图17是图14～图16所示的电容单元的电路图。如图17所示，该电容单元具有晶体管p2、p3、p4、n1、n2、n3，所述晶体管作为构成电容部的晶体管。向构成电容部的晶体管的栅极输出恒定值vdd、vss的恒定值输出部由晶体管p1、n4构成。从晶体管p1的漏极向晶体管n1、n2、n3、n4的栅极供给vdd(即高恒定值)。从晶体管n4的漏极向晶体管p1、p2、p3、p4的栅极供给vss(即低恒定值)。

如图14～图16所示，在p型晶体管区域中，晶体管p1、p2、p3、p4沿x方向排列布置。晶体管p1、p2、p3、p4分别具有沿y方向排列的两个vnw。在n型晶体管区域中，晶体管n1、n2、n3、n4沿x方向排列布置。晶体管n1、n2、n3、n4分别具有沿y方向排列的两个vnw。

晶体管p1、p2、p3、p4的底部与底部区211相连。底部区211扩展到俯视时与电源布线vdd重合的范围。底部区211通过局部布线和通孔与电源布线vdd相连，电源电压vdd被供往底部区211。晶体管p1、p2、p3、p4的顶部分别与局部布线231a、232a、233a、234a相连。局部布线231a、232a、233a、234a沿y方向并列延伸。局部布线232a、233a、234a延伸到俯视时与电源布线vdd重合的范围，并通过通孔与电源布线vdd相连。

晶体管n1、n2、n3、n4的底部与底部区212相连。底部区212扩展到俯视时与电源布线vss重合的范围。底部区212通过局部布线和通孔与电源布线vss相连，电源电压vss被供往底部区212。晶体管n1、n2、n3、n4的顶部分别与局部布线231b、232b、233b、234b相连。局部布线231b、232b、233b、234b沿y方向并列延伸。局部布线231b、232b、233b延伸到俯视时与电源布线vss重合的范围，并通过通孔与电源布线vss相连。

在p型晶体管区域中，栅极布线221、222、223、224沿y方向并列延伸。晶体管p1、p2、p3、p4的栅极分别与栅极布线221、222、223、224相连。在n型晶体管区域中，栅极布线225、226、227、228沿y方向并列延伸。晶体管n1、n2、n3、n4的栅极分别与栅极布线225、226、227、228相连。

m1布线241、242、243、244沿x方向并列延伸。m1布线241通过通孔与局部布线231a相连。m1布线242通过通孔与栅极布线221、222、223、224相连。m1布线243通过通孔与栅极布线225、226、227、228相连。m1布线244通过通孔与局部布线234b相连。

m2布线251、252沿y方向延伸。m2布线251通过通孔与m1布线241、243相连。m2布线252通过通孔与m1布线242、244相连。

根据上面所述的版图构造，如以下所述的那样形成了电容。

晶体管p1的底部被施加电源电压vdd，晶体管p1的顶部通过局部布线231a、m1布线241、m2布线251、m1布线243、栅极布线225、226、227、228，与晶体管n1、n2、n3、n4的栅极相连。晶体管n4的底部被施加电源电压vss，晶体管n4的顶部通过局部布线234b、m1布线244、m2布线252、m1布线242、以及栅极布线221、222、223、224，与晶体管p1、p2、p3、p4的栅极相连。

晶体管p2、p3、p4的顶部和底部被施加电源电压vdd，电源布线vss通过晶体管n4和晶体管n4的顶部向晶体管p2、p3、p4的栅极施加电源电压vss。晶体管n1、n2、n3的顶部和底部被施加电源电压vss，电源布线vdd通过晶体管p1和晶体管p1的顶部向晶体管n1、n2、n3的栅极施加电源电压vdd。因此，晶体管p2、p3、p4、n1、n2、n3成为接通状态，从而夹着栅极氧化膜在vdd-vss间形成有电容。

当俯视时，在晶体管p2、p3、p4的区域中，被施加了电源电压vdd的局部布线232a、233a、234a、被施加了电源电压vss的栅极布线222、223、224、以及被施加了电源电压vdd的底部区211相重合。因此，在局部布线232a、233a、234a与栅极布线222、223、224之间、栅极布线222、223、224与底部区211之间，形成布线间电容。在晶体管p1的区域中，也由于被施加了电源电压vdd的局部布线231a、被施加了电源电压vss的栅极布线221、以及被施加了电源电压vdd的底部区211相重合，因此在局部布线231a与栅极布线221之间、栅极布线221与底部区211之间，形成布线间电容。

同样地，当俯视时，在晶体管n1、n2、n3的区域中，被施加了电源电压vss的局部布线231b、232b、233b、被施加了电源电压vdd的栅极布线225、226、227、以及被施加了电源电压vss的底部区212相重合。因此，在局部布线231b、232b、233b与栅极布线225、226、227之间、栅极布线225、226、227与底部区212之间，形成布线间电容。在晶体管n4的区域中，也由于被施加了电源电压vss的局部布线234b、被施加了电源电压vdd的栅极布线228、以及被施加了电源电压vss的底部区212相重合，因此在局部布线234b与栅极布线228之间、栅极布线228与底部区212之间，形成布线间电容。

因此，根据本实施方式，能够实现一种采用vnwfet并能够充分确保电容值的电容单元。

构成本实施方式所涉及的电容单元的晶体管p1～p4、n1～n4是所谓的虚设vnwfet，其无助于实现电路的逻辑功能。通过布置这样的虚设vnwfet，在半导体集成电路装置中，vnwfet的分布变得均匀，制造精度提高，并且晶体管特性的偏差得到抑制。通过布置栅极布线221～228，栅极图案的分布偏差得到抑制，制造精度提高，并且晶体管特性的偏差得到抑制。

栅极布线221、222、223、224、225、226、227、228全都沿y方向延伸，并且布线宽度相同。这样一来，制造较容易，制造精度提高。局部布线231a、231b、232a、232b、233a、233b、234a、234b全都沿y方向延伸，并且布线宽度相同。这样一来，制造较容易，制造精度提高。m1布线241、242、243、244全都沿x方向延伸，并且布线宽度相同。这样一来，制造较容易，制造精度提高。m2布线251、252全都沿y方向延伸，并且布线宽度相同。这样一来，制造较容易，制造精度提高。

在上述版图构造中，底部区211在晶体管p1～p4的整个区域中形成为一体，底部区212在晶体管n1～n4的整个区域中形成为一体。取而代之，底部区211、212也可以分开形成。例如，也可以按照每个晶体管p1～p4分开形成底部区211，并且使这些底部区211分别形成为在y方向上的长度较长的区域。

(第三实施方式的变形例1)

图18是俯视图，其示出本变形例所涉及的电容单元的版图构造的示例。在本变形例中，晶体管p1、p2、p3、p4以及晶体管n1、n2、n3、n4分别具有一个vnw。将栅极布线221、222、223、224与m1布线242连接起来的局部布线235a、236a、237a、238a形成为沿y方向延伸。将栅极布线225、226、227、228与m1布线243连接起来的局部布线235b、236b、237b、238b形成为沿y方向延伸。

在该版图构造中，与上述第三实施方式的版图构造相比，与m1布线242、243相连的局部布线的尺寸较大，因此容易形成局部布线。此外，由于能够增大p型晶体管区域的栅极布线221、222、223、224与n型晶体管区域的栅极布线225、226、227、228之间的距离，因此容易形成栅极布线。

(第四实施方式)

图19和图20是示出第四实施方式所涉及的电容单元的版图构造的示例的图，图19是俯视图，图20(a)、图20(b)是不同层的俯视图。具体而言，图20(a)示出vnwfet及其之下的层，图20(b)示出vnwfet之上的层。

图21是图19和图20所示的电容单元的电路图。如图21所示，该电容单元具有晶体管p2、p3、n2、n3，所述晶体管作为构成电容部的晶体管。向构成电容部的晶体管的栅极输出恒定值vdd、vss的恒定值输出部由晶体管p1、n4构成。从晶体管p1的漏极向晶体管n2、n3、n4的栅极供给vdd(即高恒定值)。从晶体管n4的漏极向晶体管p1、p2、p3的栅极供给vss(即低恒定值)。晶体管p4、n1的栅极和源极是浮置的。

在本实施方式中，与第三实施方式不同，没有使用m2布线。晶体管p1、p2、p3、p4以及晶体管n1、n2、n3、n4分别具有一个vnw。

晶体管p1、p2、p3的底部与底部区311相连。底部区311扩展到俯视时与电源布线vdd重合的范围。底部区311通过局部布线和通孔与电源布线vdd相连，电源电压vdd被供往底部区311。晶体管p1、p2、p3、p4的顶部分别与局部布线331a、332a、333a、334a相连。局部布线331a、332a、333a、334a沿y方向并列延伸。局部布线332a、333a延伸到俯视时与电源布线vdd重合的范围，并通过通孔与电源布线vdd相连。

晶体管n2、n3、n4的底部与底部区312相连。底部区312扩展到俯视时与电源布线vss重合的范围。底部区312通过局部布线和通孔与电源布线vss相连，电源电压vss被供往底部区3112。晶体管n1、n2、n3、n4的顶部分别与局部布线331b、332d、333d、334b相连。局部布线331b、332d、333d、334b沿y方向并列延伸。局部布线332d、333d延伸到俯视时与电源布线vss重合的范围，并通过通孔与电源布线vss相连。

在p型晶体管区域中，栅极布线321、322、323沿y方向并列延伸。晶体管p1、p2、p3的栅极分别与栅极布线321、322、323相连。在n型晶体管区域中，栅极布线324、325、326沿y方向并列延伸。晶体管n2、n3、n4的栅极分别与栅极布线324、325、326相连。

局部布线332b、332c、333b、333c布置为沿y方向延伸。局部布线332b、332c、333b、333c通过通孔分别与栅极布线322、323、324、325相连。栅极布线321与局部布线331b相连，栅极布线326与局部布线334a相连。

m1布线341、342、343、344沿x方向并列延伸。m1布线341通过通孔与局部布线331a、334a相连。m1布线342通过通孔与局部布线331b、332b、333b相连。m1布线343通过通孔与局部布线332c、333c、334a相连。m1布线344通过通孔与局部布线331b、334b相连。

根据上面所述的版图构造，如以下所述的那样形成了电容。

晶体管p1的底部被施加电源电压vdd，晶体管p1的顶部通过局部布线331a、m1布线341、局部布线334a、m1布线343、局部布线332c、333c、栅极布线324、325、326，与晶体管n2、n3、n4的栅极相连。晶体管n4的底部被施加电源电压vss，晶体管n4的顶部通过局部布线334b、m1布线344、局部布线331b、m1布线342、局部布线332b、333b、以及栅极布线321、322、323，与晶体管p1、p2、p3的栅极相连。

晶体管p2、p3的顶部和底部被施加电源电压vdd，电源布线vss通过晶体管n4和晶体管n4的顶部向晶体管p2、p3的栅极施加电源电压vss。晶体管n2、n3的顶部和底部被施加电源电压vss，电源布线vdd通过晶体管p1和晶体管p1的顶部向晶体管n2、n3的栅极施加电源电压vdd。因此，晶体管p2、p3、n2、n3成为接通状态，从而夹着栅极氧化膜在vdd-vss间形成有电容。

需要说明的是，晶体管p4的顶部通过m1布线341、局部布线331a、334a与晶体管p1的顶部相连。不过，底部和栅极是浮置的。晶体管n1的顶部通过m1布线344、局部布线331b、334b与晶体管n4的顶部相连。不过，底部和栅极是浮置的。

当俯视时，在晶体管p2、p3的区域中，被施加了电源电压vdd的局部布线332a、333a、被施加了电源电压vss的栅极布线322、323、以及被施加了电源电压vdd的底部区311相重合。因此，在局部布线332a、333a与栅极布线322、323之间、栅极布线322、323与底部区311之间，形成布线间电容。在晶体管p1的区域中，也由于被施加了电源电压vdd的局部布线331a、被施加了电源电压vss的栅极布线321、以及被施加了电源电压vdd的底部区311相重合，因此在局部布线331a与栅极布线321之间、栅极布线321与底部区311之间，形成布线间电容。

同样地，当俯视时，在晶体管n2、n3的区域中，被施加了电源电压vss的局部布线332d、333d、被施加了电源电压vdd的栅极布线324、325、以及被施加了电源电压vss的底部区312相重合。因此，在局部布线332d、333d与栅极布线324、325之间、栅极布线324、325与底部区312之间，形成布线间电容。在晶体管n4的区域中，也由于被施加了电源电压vss的局部布线334b、被施加了电源电压vdd的栅极布线326、以及被施加了电源电压vss的底部区312相重合，因此在局部布线334b与栅极布线326之间、栅极布线326与底部区312之间，形成布线间电容。

就局部布线而言，在被施加了电源电压vdd的局部布线331a、332a、332c、333a、333c、334a与被施加了电源电压vss的局部布线331h、332b、332d、333b、333d、334b之间，形成布线间电容。

就m1布线而言，在被施加了电源电压vdd的m1布线341、343与被施加了电源电压vss的m1布线342、344之间，形成布线间电容。

因此，根据本实施方式，能够实现一种采用vnwfet并能够充分确保电容值的电容单元。

构成本实施方式所涉及的电容单元的晶体管p1～p4、n1～n4是所谓的虚设vnwfet，其无助于实现电路的逻辑功能。通过布置这样的虚设vnwfet，在半导体集成电路装置中，vnwfet的分布变得均匀，制造精度提高，并且晶体管特性的偏差得到抑制。通过布置栅极布线321～326，栅极图案的分布偏差得到抑制，制造精度提高，并且晶体管特性的偏差得到抑制。

栅极布线321、322、323、324、325、326全都沿y方向延伸，并且布线宽度相同。这样一来，制造较容易，制造精度提高。局部布线331a、331b、332a、332b、332c、332d、333a、333b、333c、333d、334a、334b全都沿y方向延伸，并且布线宽度相同。这样一来，制造较容易，制造精度提高。m1布线341、342、343、344全都沿x方向延伸，并且布线宽度相同。这样一来，制造较容易，制造精度提高。

需要说明的是，就晶体管p4、n1而言，也可以省略底部和栅极。vnw自身也可以省略。

在上述版图构造中，底部区311在晶体管p1～p3的整个区域中形成为一体，底部区312在晶体管n2～n4的整个区域中形成为一体。取而代之，底部区311、312也可以分开形成。例如，也可以按照每个晶体管p1～p4分开形成底部区311，并且使这些底部区311分别形成为在y方向上的长度较长的区域。

(第四实施方式的变形例)

图22和图23是示出本变形例所涉及的电容单元的版图构造的示例的图，图22是俯视图，图23(a)、图23(b)是不同层的俯视图。具体而言，图23(a)示出vnwfet及其之下的层，图23(b)示出vnwfet之上的层。

在本变形例中，晶体管p1、p4、n1、n4分别具有沿y方向排列的两个vnw。就晶体管p4而言，其底部与底部区313相连，其栅极通过栅极布线328与晶体管n4的栅极相连。就晶体管n1而言，其底部与底部区314相连，其栅极通过栅极布线327与晶体管p1的栅极相连。不过，晶体管p4的栅极可以不与晶体管n4的栅极相连，晶体管n1的栅极也可以不与晶体管p1的栅极相连。

根据本变形例，由于在x方向上最靠近电容单元的两端的晶体管p1、p4、n1、n4分别具有两个vnw，因此在左右相邻的其他单元的晶体管分别具有两个vnw的情况下，能够降低由形状依赖性所产生的影响的偏差。

需要说明的是，在本实施方式中，也可以采用各晶体管分别具有沿y方向排列的两个vnw的结构。

(其他实施方式)

(其一)

在上述版图构造的示例中，将vnw的平面形状设为圆形，但vnw的平面形状不限于圆形。例如，也可以是矩形、长圆形等。例如，在使vnw的平面形状为长圆形的情况下，由于每单位面积的vnw的面积变大，因此能够进一步增大电容单元的电容值。需要说明的是，在vnw的平面形状为长圆形那样在一方向上延伸得较长的形状的情况下，优选延伸方向相同。此外，优选端部位置对齐。

在电容单元中，不需要将所有的vnw都设为相同形状，具有不同平面形状的vnw混合起来也无妨。

(其二)

在上述版图构造的示例中，vnwfet是由一个或两个vnw构成的，但构成vnwfet的vnw的个数并不限于此。

(其三)

在上述版图构造的示例中，以沿x方向排列了四个晶体管并且单元宽度(x方向上的尺寸)为四网格的电容单元为例进行了说明。不过，电容单元的单元宽度并不限于此。在版图设计中，也可以准备单元宽度不同的多个电容单元。这样一来，版图设计的自由度提高。

<块版图示例>

图24是俯视图，其示出采用了本公开所涉及的电容单元的半导体集成电路装置的电路块的版图之一例。在图24所示的电路块中，多列由沿x方向排列的多个单元c构成的单元列cr1、cr2、cr3沿y方向排列着布置。在多个单元c中，cap是电容单元，在此其具有第一实施方式所涉及的版图构造。nd2为2输入nand单元，nr2为2输入nor单元，nd3为3输入nand单元，并且分别具有包括vnwfet的版图构造。省略了其他单元的详细版图构造的图示。在多列单元列cr1、cr2、cr3的y方向上的两侧，布置有沿x方向延伸的电源布线vss1、vdd1、vss2、vdd2。电源布线vss1、vss2供给电源电压vss，电源布线vdd1、vdd2供给电源电压vdd。

在图21所示的电路块中，多列单元列cr1、cr2、cr3交替上下翻转，相邻的单元列共用位于它们之间的电源布线。例如，单元列cr1、cr2共用电源布线vdd1，单元列cr2、cr3共用电源布线vss2。

各vnwfet的布置位置在x方向上对齐。包含电容单元cap在内，位于y方向上的vnw的位置和个数是相同的。在隔着电源布线vdd1上下相邻的单元、以及隔着电源布线vss2上下相邻的单元中，vnwfet彼此之间的间距恒定。因此，就实现电路功能的单元nd2、nd3、nr2而言，既能够抑制晶体管的性能偏差，又能够布置电容单元cap。

需要说明的是，也可以布置具有本公开中的其他版图构造的电容单元以作为电容单元cap。

-产业实用性-

在本公开中，针对采用了vnwfet的电容单元，能够实现一种能够充分确保电容值的版图构造，因此例如有助于提高半导体芯片的性能。

-符号说明-

vdd第一电源布线、第一电源电压

vss第二电源布线、第二电源电压

p1、p2、p3、p4p型vnwfet

n1、n2、n3、n4n型vnwfet

11、111、113、211、212底部区

31、35、131、135、232a、233a、234a、231b、232b、233b局部布线

21、22、23、24、121、122、123、124、222、223、224、225、226、227栅极布线