半导体器件及其制造方法及包括该器件的电子设备与流程

本申请涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术：

水平型半导体器件(例如金属氧化物半导体场效应晶体管(mosfet))被广泛用于各种电子设备中。在水平型mosfet中，晶体管的源极、栅极和漏极沿大致平行于衬底的顶部表面的方向布置，会导致器件沿水平方向的面积不易进一步缩小的问题，因而不利于电子设备的集成，并使电子设备的制造成本难于降低，从而限制了器件的使用。为解决上述问题，已经开始采用竖直型器件。在竖直型mosfet中，晶体管的源极、栅极和漏极沿大致垂直于衬底的顶部表面的方向布置，因而竖直型器件更容易缩小。

在竖直型器件的使用中，随着其尺寸的缩小，会出现如下问题，一方面，随着器件的缩小，器件的沟道长度也会随之减小。一般地，当沟道长度小于0.18μm时，短沟道效应将表现得明显，使半导体器件的性能变差。另一方面，当器件尺寸缩小时，栅极与源/漏区会出现交迭(一般为在竖直方向上发生交迭)，这种交迭会导致栅极与源/漏区之间的寄生电容的增加，从而影响器件的开关性能。

技术实现要素：

有鉴于此，本申请的目的至少部分地在于提供一种能够改善半导体器件的短沟道效应和半导体器件的开关性能的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

根据本申请的第一方面，提供了一种半导体器件，包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区，围绕沟道区的外周形成有栅堆叠；其中，在栅堆叠与第一源/漏区和第二源/漏区之间，以围绕沟道区的外周的形式分别设置有间隔物。

根据本申请的第二方面，提供了一种制造半导体器件的方法，包括：在衬底上依次形成第一材料层和第二材料层；在衬底、第一材料层和第二材料层上限定半导体器件的有源区，有源区包括沟道区；在衬底的顶部表面的上和第二材料层的底部表面上形成间隔物；在衬底和第二材料层上分别形成第一源/漏区和第二源/漏区；以及围绕沟道区的外周形成栅堆叠。

根据本申请的第三方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。

根据本申请的实施例，通过在交迭的栅堆叠和源/漏区之间设置间隔物，有效地减小了栅堆叠和源/漏区之间的寄生电容，改善了半导体器件的开关性能。通过使源/漏区的掺杂区的内部表面位于间隔物的内部表面的外侧与沟道区的外周表面的外侧之间，并且通过控制源/漏区的掺杂扩散，使得源/漏区的掺杂区的内部表面距间隔物的内部表面的外侧的距离小于等于10nm，可以在改善半导体器件的短沟道效应的同时，降低器件的沟道电阻，增加了开态电流。另外，在解决了现有技术中栅长和栅堆叠(栅极)与源/漏区(源/漏极)的相对位置难于控制的问题的同时，由于半导体器件的沟道可以采用单晶的沟道材料，保证了足够大的开态电流。

附图说明

通过以下参照附图对本申请实施例的描述，本申请的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了根据本申请实施例的半导体器件的结构示意图；

图2至图14示出了根据本申请实施例的制造半导体器件的流程的示意图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本申请的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本申请的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本申请的概念。

在附图中示出了根据本申请实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本申请的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

图1示出了根据本申请实施例的半导体器件的结构示意图，如图1所示，根据本申请实施例的竖直型半导体器件可以包括在衬底100上依次叠置且彼此邻接的第一源/漏区101、沟道区102和第二源/漏区103。栅堆叠104围绕沟道区102的外周形成。于是，栅长可以由沟道区102自身的厚度来确定，而不是如现有技术中那样依赖于耗时的刻蚀来确定。进而可以通过对沟道区102的厚度的控制来控制栅长。在后面的实施例中，可以看到，在本申请中，沟道区102可以通过诸如外延生长之类的生长工艺来形成，从而可以很好地控制沟道区102的厚度，因此，可以很好地控制所形成的器件的栅长。

根据本申请的实施例，在栅堆叠104与第一源/漏区101和第二源/漏区103之间，以围绕沟道区102的外周的形式分别设置有间隔物105。在图1所示出的竖直型mosfet结构中，栅堆叠104由两部分组成，包括栅介质层104-1和栅导体层104-2。其中栅介质层104-1一般包括高k栅介质(例如sio2和hfo2)或氧化物，而栅导体层104-2一般包括金属材料形成的栅导体。如图1所示，栅介质层104-1位于栅导体层104-2与第一源/漏区101和第二源/漏区103之间，这相当于在栅堆叠104与第一源/漏区101和第二源/漏区103交迭的部分形成有电容，即在栅堆叠104与第一源/漏区101和第二源/漏区103交迭的部分存在寄生电容。寄生电容会影响半导体器件内部电流的建立时间，表现为半导体器件导通的时间延迟增大，从而影响器件的开关性能。

为了解决这个问题，在本申请的实施例中，在栅堆叠104与第一源/漏区101和第二源/漏区103之间设置了间隔物105。根据本申请的实施例，该间隔物105可以采用通过在第一源/漏区101和第二源/漏区103的外表面上形成绝缘材料而形成。根据本申请的另一实施例，该间隔物105可以通过对第一源/漏区101和第二源/漏区103的基底材料进行氧化处理或氮化处理形成，即间隔物105可以是第一源/漏区101和第二源/漏区103的基底材料的氧化物或氮化物。间隔物105使形成在栅堆叠104与第一源/漏区101和第二源/漏区103之间的电容的距离增大，因此会导致栅堆叠104与第一源/漏区101和第二源/漏区103交迭的部分的寄生电容的减小，从而加快半导体器件内部电流的建立，减小器件导通的时间延迟，改善器件的开关性能。

另外，随着半导体器件的集成度的提高，需要将半导体器件的尺寸制作的越来越小，这样，器件的沟道也会相应地变短，源极-衬底和/或漏极-衬底之间的pn结分享沟道耗尽区电荷和沟道总的电荷的比例将增大，从而导致栅极的控制能力下降。为了防止或缩小短沟道效应，通常对于平面器件掺杂区采用浅结深，以减小源极-衬底和漏极-衬底之间的pn结对沟道的影响。在本申请的一些实施例中，通过掺杂扩散工艺来形成第一源/漏区101和第二源/漏区103，使得由器件的掺杂区定义的沟道长度相对较长，此种结构使pn结分享沟道耗尽区电荷和沟道总的电荷的比例下降，因此能够改善器件的短沟道效应。

具体的，第一源/漏区101和第二源/漏区103可以通过扩散掺杂工艺形成。如图1所示，通过扩散掺杂形成的第一源/漏区101和第二源/漏区103的掺杂区位于源/漏区的表面的浅层中(例如掺杂浓度为1e19cm^-3～1e21cm^-3的浅层中)，并且所形成的第一源/漏区101和第二源/漏区103的掺杂区分别沿第一源/漏区101和第二源/漏区103的外部表面延伸。而且，当第一源/漏区101和第二源/漏区103的结深变浅时，栅堆叠104与第一源/漏区101和第二源/漏区103相交迭的部分也变小，这也有助于减小栅堆叠104与第一源/漏区101和第二源/漏区103之间的寄生电容。

然而，当源/漏结深变浅时，对导电沟道的控制会变差。如图1所示，若要在半导体器件内部形成导电沟道，需要在第一源/漏区101和第二源/漏区103的未掺杂或轻掺杂(例如掺杂浓度小于1e19cm^-3～1e21cm^-3)区域10中形成反型层或导电层。而当源/漏结深较浅时，在未掺杂或轻掺杂区域10中形成反型层或导电层是非常困难的，当施加到栅堆叠104上的电压不足时，甚至可能根本无法建立导电沟道而出现断流或电阻过大的情况。在本申请的实施例中，通过对间隔物105的尺寸以及位置进行配置来解决上述问题。

在以下的描述中，作如下规定，以通过沟道区102的大致几何体心且垂直于衬底100的顶部表面的轴线10'为基准，距该轴线10'较远的间隔物105的表面被称为间隔物105的外部表面，如图1中的外部表面105-1；距该轴线10'较近的间隔物105的表面被称为间隔物105的内部表面，如图1中的内部表面105-2。间隔物105的与衬底100的顶部表面大致平行的两个表面之间的距离被视为间隔物105的厚度(或间隔物层的厚度)。同理，距离该轴线10'较远的第一源/漏区101和第二源/漏区103的掺杂区的表面被称为第一源/漏区101和第二源/漏区103的掺杂区的外部表面；距离该轴线10'较近的第一源/漏区101和第二源/漏区103的掺杂区的表面被称为第一源/漏区101和第二源/漏区103的掺杂区的内部表面，如图1中的第一源/漏区101和第二源/漏区103的掺杂区的内部表面109。根据第一源/漏区101和第二源/漏区103的形成原理可知，第一源/漏区101和第二源/漏区103的掺杂区的内部表面109实际为掺杂剂的前沿表面。另外，将从上述各表面远离结构体自身的方向定义为外侧。例如，间隔物105的外部表面105-1的外侧是从外部表面105-1远离间隔物105的一侧，在图1中，是远离轴线10'的一侧。间隔物105的内部表面105-2的外侧是从内部表面105-2远离间隔物105的一侧，在图1中，是靠近轴线10'的一侧。同理，沟道区102的外周表面的外侧是从沟道区102的外周表面远离沟道区102的一侧，即沟道区102的外周表面的法线方向所指的一侧。下面结合上述规定并结合附图来说明本申请实施例的半导体器件的结构。但应理解的是，上述规定仅是为了对器件的结构进行说明，以使本领域技术人员能够更容易地理解本发明，并不构成对器件结构的限定。

如图1所示，根据本申请的实施例，间隔物105的外部表面105-1与第一源/漏区101和/或第二源/漏区103的外部表面大致共面，间隔物105的内部表面105-2位于沟道区102的外周表面的外侧。这样的结构能够防止间隔物105对沟道区102造成阻挡，从而影响载流子的运输，进而影响器件的电阻。

另外，考虑到半导体器件的短沟道效应，第一源/漏区101和第二源/漏区103的掺杂区的内部表面109可以位于间隔物105的内部表面105-2的外侧。这样的结构使得在建立导电沟道时，第一源/漏区101和第二源/漏区103中的载流子能够更容易地进入未掺杂或轻掺杂区域10而形成反型层或导电层。

根据本申请的其他实施例，可以对第一源/漏区101和第二源/漏区103的掺杂区的内部表面109距间隔物105的内部表面105-2的外侧的距离进行配置。根据本申请的实施例，第一源/漏区101和第二源/漏区103的掺杂区的内部表面109距间隔物105的内部表面105-2的外侧的距离小于等于10nm。在具体的实施例中，一般取几个nm，以尽可能保证第一源/漏区101和第二源/漏区103的掺杂区的浅层结构，使其不对短沟道效应造成影响。

在本申请的其他实施例中，在形成第一源/漏区101和第二源/漏区103之前形成间隔物105，因此在形成间隔物105时，还对间隔物105的外部表面105-1和内部表面105-2的位置(或外部表面105-1和内部表面105-2之间的距离)进行控制。具体的，在形成间隔物105时，所形成的间隔物105的外部表面105-1和内部表面105-2之间的距离应能够满足：使第一源/漏区101和第二源/漏区103的掺杂区的内部表面109位于间隔物105的内部表面105-2的外侧与沟道区102的外周表面的外侧之间。对于浅层掺杂的第一源/漏区101和第二源/漏区103来说，间隔物105的外部表面105-1和内部表面105-2之间的距离可以根据源/漏区的掺杂深度确定。这样的结构使得在建立导电沟道时，第一源/漏区101和第二源/漏区103中的载流子能够更容易地进入未掺杂或轻掺杂区域10而形成反型层或导电层，同时，还能够保证用于改善短沟道效应的后续第一源/漏区101和第二源/漏区103的工艺的顺利执行。另外，在上述结构的基础上，第一源/漏区101和第二源/漏区103的掺杂区的内部表面109距间隔物105的内部表面105-2的外侧的距离小于等于10nm。

本申请实施例的结构能够在保证器件的开关性能的同时，有效地改善器件的短沟道效应。

根据本申请的实施例，叠置的第一源/漏区101、沟道区102和第二源/漏区103被限定成特定的形状，这可以通过对有源区(包括第一源/漏区101、沟道区102和第二源/漏区103)进行选择性刻蚀形成。通常，有源区可以呈柱状，其横截面可以是圆形、正方形、矩形或多边形等。在其横截面为圆形时，圆形的半径可以优选为10nm～30nm。在其横截面为正方形时，正方形的边长可以优选为10nm～30nm。在其横截面为矩形时，矩形的宽可以优选为10nm～30nm，矩形的长可以由器件电流的大小决定。这样的结构有助于提高迁移率，不仅能够提供足够的器件电流，还能够更好地控制短沟道效应，优化器件的性能。

从图1中还可以看出，只对衬底100的上部进行了刻蚀，衬底100的下部可以延伸超出其上部的外周，这样的结构可以便于在后继工艺中形成源/漏区的连接。如图1所示，栅堆叠104围绕沟道区102的外周形成。沟道区102的外周相对于该柱状有源区的外周向内凹入。这样，所形成的栅堆叠104可以嵌于该凹入中，并且在形成栅堆叠104的过程中，利用该凹入可以进行自对准，在一定程度上保证了加工的精度。

根据本申请的实施例，沟道区102可以由单晶半导体材料构成，并且沟道区102可以包括与第一源/漏区101和第二源/漏区103不同的半导体材料。这样，有利于在对有源区进行限定的时候对沟道区102进行处理(例如选择性刻蚀)以形成用于嵌入栅堆叠的凹入。沟道区102可以通过外延生长工艺或分子束外延(mbe)工艺形成。其中，外延生长工艺优选为低温外延生长工艺。

从图1中还可以看出，半导体器件还包括分别显露出栅堆叠104、第一源/漏区101和第二源/漏区103的过孔，在其中各自形成有用于连接栅堆叠104的接触部108-1、连接第一源/漏区101的接触部108-2和连接第二源/漏区的接触部108-3。另外，在第一源/漏区101的超出其上部的外周的下部区域的顶部表面上，还形成有隔离层106。该隔离层106的顶部表面靠近第一源/漏区101与沟道区102相邻接的表面(大致共面)，该隔离层106可以与沟道区102外周的凹入一起实现栅堆叠104在加工过程中的自对准，将在后面详细说明。在mosfet结构的最上方还形成有层间电介质层107，用于器件的隔离与保护。

本申请可以各种形式呈现，以下将描述其中一些示例。

图2～图14示出了根据本申请实施例的制造半导体器件的流程图，下面结合附图对该工艺过程进行详细说明。

如图2所示，提供衬底100。该衬底100可以是各种形式的衬底，包括但不限于体半导体材料衬底如体si衬底、绝缘体上半导体(soi)衬底、化合物半导体衬底如sige衬底等。为了方便说明，在本申请的实施例中，以体si衬底为例进行描述。衬底100可以用来形成第一源/漏区101。

在衬底100上，可以依次形成第一材料层1001和第二材料层1002。在一个具体的实施例中，可以通过外延生长工艺依次形成第一材料层1001和第二材料层1002。例如，首先在提供的衬底100上通过外延生长形成第一材料层1001。第一材料层1001可以用来形成沟道区102，沟道区102的厚度可以用来定义栅长。在本申请的实施例中，第一材料层1001可以是厚度约为10nm～100nm，ge含量约为10％～40％的sige材料层。然后在第一材料层1001上通过外延生长形成第二材料层1002，第二材料层1002可以用来形成第二源/漏区103。在本申请的实施例中，第二材料层1002可以是厚度约为20nm～50nm的si材料层。需要说明的是，本申请不限于此，可以对上述材料层的种类和厚度进行改变。例如，在通过外延生长工艺形成上述三层材料层时，只需要保证这三层材料相互之间使用不同的材料和组分即可。

在本申请的实施例中，优选采用外延生长工艺或分子束外延工艺形成各材料层。其中外延生长工艺优选采用低温外延生长工艺。通过外延生长工艺来形成各材料层，能够很好地对材料层的厚度进行控制。而由于半导体器件的栅长由沟道区102的厚度确定，因此能够更精确地控制栅长。另外，在本申请的实施例中，沟道区102采用单晶半导体材料，有利于降低器件的电阻。

需要说明的是，为了保证后续工艺的进行(例如形成位于沟道区102外周的凹入)，应保证第一材料层1001的材料相对于衬底100和第二材料层1002的材料具备刻蚀选择性。

接下来，可以对器件的有源区进行限定。器件的有源区包括第一源/漏区101、沟道区102和第二源/漏区103。对有源区进行限定主要是指对有源区的形状进行限定。具体地，如图3a和图3b(其中图3a是截面图，图3b是俯视图，图3b中的线aa'示出了截面的截取位置)所示，可以在图2所示的衬底100、第一材料层1001和第二材料层1002的叠层上形成光刻胶(未示出)，通过光刻(曝光和显影)将光刻胶构图为所需的形状，并以构图后的光刻胶为掩模，依次对第二材料层1002、第一材料层1001和衬底100的一部分进行选择性刻蚀(例如反应离子刻蚀(rie))。刻蚀进行到衬底100的上部，刻蚀后的第二材料层1002、第一材料层1001和衬底100的上部形成柱状。rie例如可以按大致垂直于衬底100的表面的方向进行，从而该柱状也大致垂直于衬底100的表面。刻蚀完成后去除光刻胶。

从图3b的俯视图中可以看出，在该实施例中，有源区的横截面为大致圆形的形状，即有源区的外周呈大致圆柱形，圆形截面的半径可以优选为10nm～30nm。在其他的实施例中，当有源区的横截面为正方形时，正方形的边长可以优选为10nm～30nm。当有源区的横截面为矩形时，矩形的宽(沿图3b所在平面的竖直方向)可以优选为10nm～30nm，矩形的长(沿图3b所在平面的水平方向)由器件电流的大小决定。这样的结构有助于提高迁移率，不仅能够提供足够的器件电流，还能够更好地控制短沟道效应，优化器件的性能。当然，有源区的形状不限于此，而是可以根据设计布局形成其他形状。例如，有源区的横截面可以呈椭圆形、多边形等。

接下来，如图4所示，使图3中的第一材料层1001相对于柱状有源区向内(即沿与柱状有源区的外周表面的法线方向相反的方向)凹入以形成沟道区102。这可以通过相对于衬底100和第二材料层1002选择性刻第一材料层1001来实现。

在具体的实施例中，可以采用基于改性剂进行选择性刻蚀的方法。具体的，首先将前述工艺步骤中形成的叠层结构整体放入表面改性剂中，改性剂可以包括臭氧(o3)、高锰酸钾(kmno4)、重铬酸钾(k2cr2o7)、硝酸(hno3)、硫酸(h2so4)、过氧化氢(h2o2)其中之一或其中几种的组合的液体或水溶液、含氧气体或含氧等离子体。通过改性剂与半导体材料之间的反应，在衬底100、第一材料层1001和第二材料层1002的表面形成氧化物形式的改性层(例如形成在sige表面的sigeo)。一般的，在形成改性层之后还对形成有改性层的半导体表面进行清洗。然后，利用蚀刻剂去除改性层并对去除了改性层后的半导体表面进行清洗。所用的蚀刻剂可以包括氢氟酸、缓冲氢氟酸、boe、氢氟酸蒸汽、卤素氢化物或其蒸汽。所用的清洗剂可以包括水、高纯去离子水、乙醇、丙酮等。由于第一材料层1001具有更快的氧化率，因此在去除改性层之后，第一材料层1001形成相对于衬底100和第二材料层1002的凹入。检查是否已经刻蚀到预设的深度，若未达到预设的深度，则重复上述利用改性剂形成改性层并刻蚀改性层的工艺步骤，直至达到预设的深度和刻蚀的要求。该方法可以对半导体加工时的刻蚀厚度进行精确的控制(≤0.5nm)，同时可以提高刻蚀速率。刻蚀后的叠层结构如图4所示，向内凹入的第一材料层1001作为沟道区102，在沟道区102的外周是围绕外周的凹入结构。

接下来，在衬底100的顶部表面(衬底100与沟道区102相邻接的顶部表面)上和第二材料层1002的底部表面上形成间隔物105。首先如图5所示，在图4中所形成的凹入中填充不同的材料，称为牺牲层1003(牺牲层1003通常叫假栅dummygate，因在之后会被金属栅替换掉)。该牺牲层1003主要用于避免后继处理对于沟道区102造成影响以及在凹入中留下不必要的材料从而影响后继栅堆叠的形成。在具体的实施例中，可以向凹入中填充sic，其通过在图4所示的结构上淀积sic材料层，然后对淀积的sic材料层进行回蚀如rie形成，回蚀的方向大致垂直于衬底100的顶部表面的方向。填充的sic主要占据将在后续工艺中形成的栅堆叠104的空间，并且牺牲层1003的外周表面与柱状有源区的外周表面大致共面。

需要说明的是，用作牺牲层1003的材料不限于sic，可以采用其他材料，满足能够与衬底100和第二材料层1002的材料进行选择性刻蚀即可。

接下来，对牺牲层1003进行回蚀，以形成凹陷的牺牲层1003，如图6所示。在具体的实施例中，可以对凹陷的牺牲层1003沿垂直于沟道区102的外周表面的方向的厚度进行控制，从而形成对将形成的间隔物105的外部表面105-1和内部表面105-2之间的距离进行控制。具体的，使凹陷的牺牲层1003沿垂直于沟道区102的外周表面的方向的厚度满足设定的厚度，以使间隔物105的内部表面105-2位于沟道区102的外周表面的外侧，且使形成的间隔物105的外部表面105-1和内部表面105-2之间的距离能够满足源/漏区的浅层掺杂的要求。

接下来，对衬底100的顶部表面和第二材料层1002的外表面进行处理，以在衬底100的顶部表面上和第二材料层1002的外表面上形成间隔物层1004，如图7所示。对衬底100的顶部表面和第二材料层1002的外表面所进行的处理可以包括氮化处理。在具体的实施例中，可以通过热氮化工艺或等离子体增强氮化工艺实施氮化处理。所形成的间隔物层1004是衬底100的材料和第二材料层1002的材料的氮化物层(将形成的间隔物105是衬底100的材料和第二材料层1002的材料的氮化物)，所形成的氮化物层的厚度可以为2nm～10nm。

在本申请的另一实施例中，对衬底100的顶部表面和第二材料层1002的外表面所进行的处理可以包括氧化处理。所形成的间隔物层1004是衬底100的材料和第二材料层1002的材料的氧化物层(将形成的间隔物105是衬底100的材料和第二材料层1002的材料的氧化物)，所形成的氧化物的膜层的厚度可以为2nm～10nm。

在本申请的又一实施例中，还可以在除凹陷的牺牲层1003的外周表面以外的衬底100的顶部表面和第二材料层1002的外表面上，选择性地生长设定厚度的用于形成间隔物层1004的材料。然后，对用于形成间隔物层1004的材料进行氧化处理或氮化处理，以生成对应的氧化物或氮化物(绝缘材料)。例如，可以在除凹陷的牺牲层1003的外周表面以外的衬底100的顶部表面和第二材料层1002的外表面上，选择性地生长sige。在具体的实施例中，sige材料层的厚度优选为1nm～5nm，其中ge的含量ge％为10-30％。然后对sige进行氧化，将此层sige全部或部分地变成绝缘的介质层(注意：此时绝缘的介质层中不一定包括衬底(第一源/漏区101)和/或第二材料层(第二源/漏区103)的半导体材料)。另外，在选择性生长用于形成间隔物层1004的材料时，可以选择在除凹陷的牺牲层1003的外周表面以外，且靠近凹陷的牺牲层1003的外周表面处生长。优选仅在衬底100的顶部表面的一部分上和第二材料层1002的底部表面上生长用于形成间隔物层1004的材料。

但本申请的实施例不限于此，也就是说，可以采用其他方法对衬底100的顶部表面和第二材料层1002的外表面进行处理来形成间隔物105，作为栅堆叠104与第一源/漏区101和第二源/漏区103之间的电介质。由于栅堆叠104与第一源/漏区101和第二源/漏区103之间的电介质层的厚度增加，使寄生电容减小，所以减小了器件导通的时间延迟，改善器件的开关性能。

接下来，再次在由凹陷的牺牲层1003和间隔物层1004的一部分所形成的凹入中形成牺牲层1003。一般地，可以选择与前述工艺步骤中形成的凹陷的牺牲层1003相同的材料来再次形成牺牲层1003。在具体的实施例中，可以通过在图7所示的结构上淀积sic材料层，然后对淀积的sic材料层进行回蚀如rie形成，回蚀的方向大致垂直于衬底100的顶部表面的方向。所形成的牺牲层1003的外周表面与形成在柱状有源区的外周表面上的间隔物层1004的外表面大致共面，如图8所示。填充的sic占据了围绕沟道区102的外周的凹入，可以对凹入内的间隔物层1004形成保护。这样，当去除暴露在外部的间隔物层1004时，可以防止凹入内的间隔物层1004被刻蚀掉，从而在衬底100的顶部表面(衬底100与沟道区102相邻接的表面)上和第二材料层1002的底部表面上形成间隔物105，如图9所示。

接下来，在衬底100和第二材料层1002上分别形成第一源/漏区101和第二源/漏区103。在具体的实施例中，首先在叠层结构的外表面上形成包围衬底100、牺牲层1003和第二材料层1002的外表面的掺杂剂薄膜。可以通过化学气相沉积(cvd)、原子层沉积(ald)或等离子体掺杂等工艺淀积掺杂剂薄膜。对于n型fet可以采用n型掺杂剂薄膜，对于p型fet可以采用p型掺杂剂薄膜。然后，采用退火工艺驱动(drivein)掺杂剂薄膜中的掺杂剂扩散进入源/漏区以形成掺杂的源/漏区部分。一般地，掺杂区是掺杂浓度在1e19cm^-3～1e21cm^-3的掺杂区域。如图10所示，在衬底100上部的围绕有源区外周表面的浅层中以及在衬底100下部的顶部表面的浅层中形成了源/漏区的掺杂区，在本申请的实施例中为第一源/漏区101。在第二材料层1002的外表面的浅层中形成了源/漏区的掺杂区，在本申请的实施例中为第二源/漏区103。第一源/漏区101和第二源/漏区103均为结深较浅的源/漏区，有利于改善器件的短沟道效应。在掺杂扩散工艺完成后，去除掺杂剂薄膜。

根据本申请的实施例，在退火以驱动掺杂剂薄膜扩散时，对扩散的过程进行控制。具体地，如图10所示，在退火以驱动掺杂剂薄膜扩散时，可以控制掺杂剂的前沿表面在第一源/漏区101和第二源/漏区103中的扩散，以使第一源/漏区101和第二源/漏区103的掺杂区的内部表面109位于间隔物105的内部表面105-2的外侧，形成器件的延伸。在具体的实施例中，在退火以驱动掺杂剂薄膜扩散时，对扩散的过程进行控制，以使第一源/漏区101和第二源/漏区103的掺杂区的内部表面109位于间隔物105的内部表面105-2的外侧与沟道区102的外周表面的外侧之间。在另一个具体的实施例中，使第一源/漏区101和第二源/漏区103的掺杂区的内部表面109距间隔物105的内部表面105-2的外侧的距离小于等于10nm，例如几个nm。这样有利于第一源/漏区101和第二源/漏区103中的载流子进入未掺杂或轻掺杂的区域10，以形成反型层或导电层，降低器件电阻，增大器件的电流。

接下来，可以在有源区的周围形成隔离层，以实现电隔离。例如，如图11所示，可以在衬底100下部的顶部表面上淀积氧化物，并对其进行回蚀，以形成隔离层106。回蚀停止于第一源/漏区101与沟道区102相邻接的表面，这样，形成的隔离层106的顶部表面可以与第一源/漏区101与沟道区102相连接的表面大致共面。在其他的实施例中，形成的隔离层106的顶部表面可以略高于第一源/漏区101与沟道区102相邻接的表面。在回蚀之前，还可以对淀积的氧化物进行平坦化处理如化学机械抛光(cmp)或溅射。

在本申请的一些的实施例中，在形成上述隔离层之前，可以进行源漏的硅化，以减小电阻。源漏的硅化是指在形成隔离层之前，在衬底100上形成一层金属硅化物。在具体的实施例中，可以首先在衬底100上淀积ni或nipt，并通过退火形成nisi或niptsi，然后去除未反应的金属。

在形成隔离层106时，可以保留牺牲层1003，以避免隔离层106的材料进入要容纳栅堆叠的凹入中。之后，可以去除牺牲层1003，以释放凹入中的空间。这可以通过例如对牺牲层1003的材料(例如sic)进行选择性刻蚀来实现。

接下来，围绕沟道区102的外周形成栅堆叠104。具体地，如图12所示，可以在图11所示出的结构(去除牺牲层1003)上依次淀积栅介质层104-1和栅导体层104-2，并通过对栅导体104-2进行刻蚀来形成栅堆叠104。栅介质层104-1可以包括界面层(例如sio2)和高k材料层(例如hfo2)。在具体的实施例中，可以采用ald工艺在隔离层106的顶部表面上和凹入中形成或淀积sio2层(约0.2nm-1.5nm)及淀积hfo2层(约1nm-5nm)。在刻蚀栅导体层104-2时，优选地将栅导体层104-2的顶部表面控制在位于第二源/漏区103的底部表面上的间隔物105的顶部表面和底部表面之间。这样有利于减小所形成的栅堆叠104和第二源/漏区103之间的电容，同时保证所形成的栅堆叠104不是太薄，使栅堆叠104的电阻得到控制。另外，在栅介质层104-1和栅导体层104-2之间，还可以形成功函数调节层，此处不再赘述。

接下来，可以对栅堆叠104的形状进行调整，以便于后继互连制作。例如，如图13所示，可以在图12所示的结构上形成光刻胶1005。该光刻胶1005例如通过光刻构图为覆盖栅堆叠104暴露于凹入之外的一部分(在该示例中，图中左半部分)上，且露出的栅堆叠104暴露于凹入之外的另一部分(在该示例中，图中右半部分)。然后，可以以光刻胶1005为掩模，对栅堆叠104进行选择性刻蚀如rie。这样，栅堆叠104除了留于凹入之内的部分之外，被光刻胶1005遮挡的部分得以保留，如图14所示。随后，可以通过该部分来实现到栅堆叠104的电连接。刻蚀完成之后，去除光刻胶1005。

接下来，返回参考图1，在图14所示的结构上形成层间电介质层107。例如，可以淀积氧化物并对其进行平坦化如cmp来形成层间电介质层107。在层间电介质层107中，可以分别形成到第一源/漏区101和第二源/漏区103的接触部108-2和108-3以及到栅堆叠104的接触部108-1。这些接触部可以通过在层间电介质层107以及隔离层106中刻蚀形成过孔，并在其中填充导电材料如金属来形成。

由于栅堆叠104延伸超出有源区外周，从而可以容易地形成它的接触部108-1。另外，由于第一源/漏区101的下部延伸超出柱状有源区的外周，也就是说，至少在第一源/漏区101的一部分上方并不存在栅堆叠104，从而可以容易地形成它的接触部108-2。

根据本申请实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(ic)，并由此构建电子设备。因此，本申请还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(pc)、可穿戴智能设备、移动电源等。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本申请的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本申请的范围。本申请的范围由所附权利要求及其等价物限定。不脱离本申请的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本申请的范围之内。