半导体结构及其制造方法与流程

本发明实施例涉及一种半导体结构及其制造方法。

背景技术：

集成芯片的晶体管装置经配置以实现集成芯片的逻辑功能，例如电容器、电阻器、电感器、变容器或其它被动装置。

电容器为可用于存储电势能的晶体管装置中的一者。电容器还可用于阻断直流电，同时允许交流电通过、使电力供应器的输出平滑、调谐频率或稳定电压及功率流。

技术实现要素：

根据本发明的一实施例，一种半导体结构包含：底部端子；中间端子，其位于所述底部端子上方且通过高k介电层来与所述底部端子分离；顶部端子，其位于所述中间端子上方且通过所述高k介电层来与所述中间端子分离；以及氮化硅层，其位于所述顶部端子上方且直接位于所述高k介电层上。

根据本发明的一实施例，一种半导体结构包含：底部端子；中间端子，其位于所述底部端子上方且通过高k介电层来与所述底部端子分离；顶部端子，其位于所述中间端子上方且通过所述高k介电层来与所述中间端子分离；通路，其穿透所述底部端子；以及间隔物，其位于所述通路的侧壁上。

根据本发明的一实施例，一种用于制造半导体结构的方法包含：在顶部金属层上方形成底部端子；在所述底部端子上方形成中间端子；在所述中间端子上方形成顶部端子；在所述底部端子与所述中间端子之间及所述中间端子与所述顶部端子之间形成高k介电层；在所述顶部端子上方形成氮化硅层；以及形成穿透所述底部端子的通路沟槽。

附图说明

在结合附图阅读时，从以下详细描述最佳理解本公开的方面。应注意，根据标准工业实践，各种构件未按比例绘制。事实上，为使论述清楚，可任意增大或减小各种构件的尺寸。

图1为根据本公开的一些实施例的半导体结构的剖面图。

图2展示表示根据本公开的一些实施例的制造半导体结构的方法的流程图。

图3a到图3k为根据本公开的一些实施例的制造操作的中间阶段期间的半导体结构的剖面图。

具体实施方式

以下公开提供用于实施所提供标的的不同特征的诸多不同实施例或实例。下文将描述组件及配置的特定实例以简化本公开。当然，这些仅为实例且不意在限制。例如，在以下描述中，使第一构件形成于第二构件上方或第二构件上可包括其中形成直接接触的所述第一构件及所述第二构件的实施例，且也可包括其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本公开可在各种实例中重复元件符号及/或字母。此重复是为了简单及清楚，且其本身不指示所论述的各种实施例及/或配置之间的关系。

此外，为便于描述，空间相对术语(例如“下面”、“下方”、“下”、“上方”、“上”及其类似者)在本文中可用于描述一元件或构件与另一(些)元件或构件的关系，如图中所绘示。空间相对术语除涵盖图中所描绘的定向之外，还意欲涵盖装置在使用或操作中的不同定向。可依其它方式定向设备(旋转90度或依其它定向)，且还可相应地解释本文中所使用的空间相对描述词。

尽管阐述本公开的广泛范围的数字范围及参数为近似值，但应尽可能精确报告具体实例中所阐述的数值。然而，任何数值固有地含有由各自测试测量中所存在的标准差必然所致的特定误差。此外，如本文中所使用，术语“实质上”、“大致”或“约”一般意谓在所属领域的一般技术人员可考量的一值或范围内。替代地，如所属领域的一般技术人员所考量，术语“实质上”、“大致”或“约”意谓在平均值的可接受标准差内。所属领域的一般技术人员应了解，可接受标准差可根据不同技术来变动。除在操作/工作实例中之外或除非另有明确说明，否则本文中所公开的所有数值范围、数量、值及百分比(例如材料数量、持续时间、温度、操作条件、数量比及其类似者的数值范围、数量、值及百分比)应理解为在所有例项中由术语“实质上”、“大致”或“约”修饰。因此，除非有相反指示，否则本公开及附随权利要求书中所阐述的数值参数为可根据期望来变动的近似值。至少，各数值参数至少应根据所报告的有效数字的位数且通过应用普通舍入技术来解释。范围在本文中可表示为从一端点到另一端点或介于两个端点之间。除非另有说明，否则本文中所公开的所有范围包括端点。

金属-绝缘体-金属(mim)电容器为一类型的电容器。金属-绝缘体-金属电容器包括由介电层分离的至少两个端子(terminal)。mim电容器可用于存储电势能、电压调节及/或减轻噪声。在装置小型化的道路上，常规电容器可能归因于由外力招致的应力集中而遭受分层或裂开。具体来说，端子之间的高k介电层、mim电容器上方的高k介电层或与重布通路(rv)相邻的高k介电层可能引发分层、空隙、裂开及/或缺陷。

另外，在蚀刻重布通路沟槽的操作期间，会在重布通路沟槽中产生一些残留物(例如氧化物缺陷)。因此，在重布通路沟槽中施加清洁溶液以从中移除残留物。然而，一些清洁溶液腐蚀重布通路沟槽的侧壁，因此，重布通路沟槽的侧壁会受施加于其上的清洁溶液损坏。因此，会在重布通路沟槽的侧壁上招致空隙、缺陷或裂开，其在随后制造操作中引起可靠性问题。

参考图1，图1为根据本公开的一些实施例的半导体结构100的剖面图。第一金属线121a及第二金属线121b安置于金属间电介质(imd)122中。第一金属线121a及第二金属线121b可由实质上纯铜(例如，具有大于约90％或大于约95％的铜重量百分比)或铜合金构成。第一金属线121a及第二金属线121b可为或可不为实质上不含铝。imd122可由例如无掺杂硅酸盐玻璃(usg)、氟化硅酸盐玻璃(fsg)、低k介电材料或其类似者的氧化物形成。低k介电材料可具有低于3.8的k值，但imd122的介电材料也可接近3.8。在一些实施例中，低k介电材料的k值低于约3.0，且可低于约2.5。在一些实施例中，第一金属线121a及第二金属线121b为顶部金属线。第一金属线121a、第二金属线121b及imd122的顶面可共面。

半导体结构100任选地包括第一金属线121a、第二金属线121b及imd122的顶面上方的底部蚀刻停止层123。第一钝化层124安置于底部蚀刻停止层123上方。底部蚀刻停止层123可包括氮化硅(sin)或其类似者。在一些实施例中，第一钝化层124可由例如无掺杂硅酸盐玻璃(usg)或其类似者的玻璃构成。在一些其它实施例中，第一钝化层124可由例如等离子体辅助沉积氧化物或其类似者的氧化物层构成。然而，第一钝化层124的材料可不限于此；还可考量可提供足够支撑强度及低粗糙度顶面的材料。电容器堆叠1安置于第一钝化层124上方，其中第一钝化层124的厚度在从约2,700埃到约3,300埃的范围内，其可提供足够机械强度，同时减小穿透第一钝化层124的随后形成通路的纵横比，如随后将介绍。

电容器堆叠1至少包括底部端子11、底部端子11上方的中间端子13及中间端子13上方的顶部端子19。在一些实施例中，底部端子11、中间端子13及顶部端子19的材料可包括导电材料，例如氮化钛(tin)、钛(ti)、铝(al)、氧化铟锡(ito)、钨(w)、氮化钨(wn)、氮化钽(tan)、钽(ta)、三氧化铼(reo3)、氧化铼(reo2)、氧化铱(iro2)、钌(ru)、锇(os)、钯(pd)、铂(pt)、铜(cu)、氮化钼(mon)、钼(mo)、导电金属、其组合或其类似者。作为示范性实例，底部端子11、中间端子13及顶部端子19的厚度tc的各者可为约400埃，但本公开不限于此。

底部端子11安置于第一钝化层124的顶面上及第一金属线121a上方。在一些实施例中，底部端子11紧贴第一钝化层124的顶面的一部分。底部端子11、中间端子13及顶部端子19的各者包括与电容器堆叠1的电容区域wc重叠的至少一部分以在电容区域wc内形成底部端子11与中间端子13之间的电容器及在电容区域wc内形成中间端子13与顶部端子19之间的另一电容空间。

电容器堆叠1进一步包括高k介电层10，在本文中，高k介电层10使底部端子11与中间端子13分离且使中间端子13与顶部端子19分离。高k介电层10提供间隔于各端子之间的间距ts。作为示范性实例，电容区域wc内间隔于相邻端子之间的间距ts可为约60埃。在一些实施例中，高k介电层10可为氧化锆(zro2)-氧化铝(al2o3)-氧化锆(zro2)三层。在一些实施例中，高k介电层10中三层的各层具有相等厚度，就间隔ts为约60埃来说，三层的各层为约20埃。在一些其它实施例中，高k介电层10可包括氧化铝(al2o3)、氧化锆(zro2)、氮化硅(si3n4)、氮化钽(ta2o5)、氧化钛(tio2)、钛酸锶(srtio3)、氧化钇(y2o3)、氧化镧(la2o3)、氧化铪(hfo2)、其组合的多层结构或其类似者。在一些实施例中，中间端子13由高k介电层10包围。高k介电层10可进一步延伸以覆盖第一钝化层124的顶面的一部分。在一些实施例中，电容器堆叠1可进一步包括底部端子11与顶部端子19之间的一或多个端子。

底部端子11进一步包括第一区域wa内的一部分，在本文中，第一区域wa与电容区域wc相邻且位于第一金属线121a上方。顶部端子19也可包括第一区域wa内的一部分，其位于第一金属线121a的至少一部分上方。相比来说，中间端子13包括第二区域wb内的一部分，其中第二区域wb与电容区域wc相邻且位于第二金属线121b的至少一部分上方。在一些实施例中，中间端子13及顶部端子19可形成为板状。在一些其它实施例中，中间端子13及顶部端子19可包括与各种平面(例如阶梯形状)齐平的部分。

电容器堆叠1可能面临分层的风险，其中可归因于施加于电容器堆叠1上的机械应力而在高k介电层10与端子(其包括底部端子11、中间端子13、顶部端子19)之间招致分层，及/或可在电容器堆叠1中招致裂开。为减轻在电容器堆叠1中诱发分层的风险，直接在高k介电层10上及直接在顶部端子19上方形成覆盖层79。覆盖层79具有比电容器堆叠1的机械强度大的机械强度，因此，覆盖层79可通过覆盖于电容器堆叠1上方来进一步减轻施加于电容器堆叠1上的外力的影响及/或降低在高k介电层10与上述端子之间招致脱离或裂开的风险。在一些实施例中，覆盖层79可包括例如氮化硅(sin)的氮化物。在一些实施例中，覆盖层79可包括具有氧化物缓冲层及所述氧化物缓冲层上方的氮化物层的堆叠。在一些实施例中，覆盖层79的厚度t79可与底部端子11、中间端子13及/或顶部端子19的厚度tc相当，例如在从约500埃到约1,000埃的范围内。如果覆盖层79的厚度t79薄于500埃，则由覆盖层79提供的机械强度不足以防止电容器堆叠1的结构完整性免受重布层及芯片-封装相互作用的影响。

第二钝化层125形成于覆盖层79上方。在一些实施例中，第二钝化层125的顶面实质上平行于第一钝化层124的顶面。在一些实施例中，为提供足够机械强度来支撑结构，第二钝化层125的厚度h125(从覆盖层79的顶面测量到第二钝化层125的顶面)为至少7,000埃，但本公开不限于此。第二钝化层125的材料可类似于第一钝化层124的材料，例如无掺杂硅酸盐玻璃(usg)、等离子体辅助沉积氧化物或其类似者。

在一些实施例中，第一钝化层124可用作间隔于电容器堆叠1的底面与第一金属线121a及第二金属线121b之间的缓冲层以减小电短接的可能性且减轻寄生电容的感应。第一通路93a穿透第一钝化层124以将顶部端子19及底部端子11电连接到第一金属线121a。第二通路93b穿透第一钝化层124以将中间端子13电连接到第二金属线121b。

第一通路93a形成于第一区域wa中且电连接到第一金属线121a。第二通路93b形成于第二区域wb内且电连接到第二金属线121b。第一通路93a及第二通路93b可穿透通过第二钝化层125且分别朝向第一金属线121a及第二金属线121b渐缩。在本文中，第二钝化层125、覆盖层79、底部端子11及顶部端子19由第一通路93a穿透，而覆盖层79、中间端子13及第二钝化层125由第二通路93b穿透。借此，可通过单独将底部端子11及顶部端子19连接到第一通路93a及将中间端子13连接到第二通路93b来单独施加不同电压。在一些实施例中，第一通路93a及第二通路93b由导电材料(例如铝铜(alcu))构成，其可以较低成本提供足够导电性。应注意，如果端子的总数目大于3，则可相应地变动配置。

第一导电柱94a安置于第一通路93a上方且电连接到第一通路93a，而第二导电柱94b安置于第二通路93b上方且电连接到第二通路93b。在一些实施例中，第一导电柱94a及第二导电柱94b可具有实质上恒定宽度。第一导电柱94a的宽度大于第一通路93a的顶面的宽度，而第二导电柱94b的宽度大于第二通路93b的顶面的宽度。第一导电柱94a及第二导电柱94b可由相同于第一通路93a及第二通路93b的导电材料(其可为铝铜(alcu))构成。在一些实施例中，第一导电柱94a及第二导电柱94b的各者可具有约28,000埃的高度。

覆盖层79及第二钝化层125可减轻由第一导电柱94a、第二导电柱94b的重量及施加于电容器堆叠1上的外力招致的应力影响，其中此应力可进一步引起裂开、变形、剥离、分层或缺陷。为提供足够机械强度来支撑结构，第二钝化层125到顶部端子19的顶面的厚度h125为至少7,000埃，且覆盖层79具有至少500埃的厚度t79。然而，归因于第一通路93a及第二通路93b的高纵横比，可在形成第一通路93a及第二通路93b中的导电材料时形成空隙。因此，覆盖层79的厚度t79可小于1,000埃及/或第一钝化层124的厚度h124在从约2,700埃到约3,300埃的范围内。此厚度配置可提供足够机械强度，同时减小第一通路93a及第二通路93b的纵横比以进一步减轻空隙的形成。在一些实施例中，当第一通路93a及第二通路93b的厚度大于预定高度(例如15,000埃)时，会增加在导电材料(例如铝-铜)的沉积期间引起键孔或空隙的风险。因此，覆盖层79的厚度t79可小于1,000埃以降低第一通路93a及第二通路93b的纵横比。另一方面，当覆盖层79由氮化硅构成时，覆盖层79太厚也会对下伏电容器堆叠1施加过多应力且引起裂开、变形、剥离、分层或缺陷。

半导体结构100进一步包括分别位于第一通路93a的侧壁及第二通路93b的侧壁上的间隔物(spacer)96。间隔物96经配置以接触第一通路93a的侧壁及第二通路93b的侧壁以填充由形成通路沟槽所致的空隙或裂缝。换句话说，间隔物96直接接触第一钝化层124的侧壁、第二钝化层125的侧壁、端子中的至少一者(例如，接触中间端子13的侧壁或接触底部端子11的侧壁及顶部端子19的侧壁)、高k介电层10的侧壁、覆盖层79的侧壁及任选地进一步接触底部蚀刻停止层123的侧壁。间隔物96的材料可不同于第一钝化层124、第二钝化层125及第一通路93a或第二通路93b的导电材料。在一些实施例中，间隔物96的材料可相同于顶部端子19、中间端子13及底部端子11中的一者的材料，例如氮化钛(tin)或先前所论述的其它适合材料。应注意，间隔物96的材料可导电，因此，底部端子11及/或顶部端子19可电连接到第一通路93a，且中间端子13可电连接到第二通路93b，如图1中所描绘。

另外，在形成第一通路93a及第二通路93b之前形成通路沟槽的操作期间，可在干式蚀刻操作或湿式蚀刻操作下在通路沟槽中形成化学残留物。因此，可在通路沟槽中施加清洁溶液以从中移除残留物。然而，一些清洁溶液腐蚀通路沟槽的侧壁，因此，清洁溶液会损坏通路沟槽的侧壁以在随后制造操作中引起裂开、变形、分层、空隙及/或剥离且进一步引起归因于应力集中的可靠性问题。因此，间隔物96的配置可修复通路沟槽的侧壁上的微裂缝或缺陷且增强通路沟槽的机械强度以减轻裂开、变形、空隙、分层及/或剥离的风险。在一些实施例中，鉴于导电性及制造可行性，间隔物96的厚度在从1,000埃到2,000埃的范围内以提供足够机械强度，同时提供足够开口空间来形成第一通路93a或第二通路93b。

在一些实施例中，间隔物96可由高k介电材料构成以修复通路沟槽的侧壁上的微裂缝或缺陷。由于高k介电材料会负面影响通路93a、93b与端子11、13、19之间的导电性，所以可确定高k介电材料的厚度足够薄以使此影响最小化。

在一些实施例中，半导体结构100进一步包括粘着及间隔于间隔物96与第一通路93a之间及间隔物96与第二通路93b之间的阻障层95。换句话说，间隔物96间隔于阻障层95与第一通路93a的侧壁及第二通路93b的侧壁之间。阻障层95可进一步间隔于第二钝化层125与第一导电柱94a的一部分及/或第二导电柱94b的一部分之间。在一些实施例中，阻障层95进一步间隔于第一通路93a与第一金属线121a的顶面之间及间隔于第二通路93b与第二金属线121b之间。阻障层95可减轻第一金属线121a与第一通路93a之间及第二金属线121b与第二通路93b之间招致的扩散。在一些实施例中，阻障层95可包含钽(ta)、氮化钽(tan)、氮化钛(tin)、其组合或其类似者。应注意，间隔物96任选地包括阻障层95与第一金属线121a或第二金属线121b之间的底部部分(图1中未展示)。

上钝化层1287安置于第二钝化层125上方以包围第一导电柱94a、第二导电柱94b及第一导电柱94a及第二导电柱94b的各者上方的金属接点1299。在一些实施例中，上钝化层1287可由类似于第一钝化层124的材料构成，例如无掺杂硅酸盐玻璃(usg)、等离子体辅助沉积氧化物、其组合或其类似者。上蚀刻停止层1288'安置于上钝化层1287上方，其中上蚀刻停止层1288'可包含含氮化硅(sin)或其类似者。上蚀刻停止层1288'的顶面与金属接点1299的顶面共面。接点1299任选地接合或电连接到其它半导体结构。

参考图2，图2展示表示根据本公开的一些实施例的制造半导体结构的方法的流程图。形成半导体结构100的方法1000可包括：形成具有顶部端子、底部端子、中间端子及高k介电层的电容器堆叠(操作1001)；在所述顶部端子上方形成覆盖层(操作1002)；形成穿透所述底部端子的通路沟槽(操作1003)；在所述通路沟槽中施加清洁溶液(操作1004)；以及在所述通路沟槽的侧壁上方形成间隔物(操作1005)。

参考图3a，图3a为根据本公开的一些实施例的制造操作的中间阶段期间的半导体结构的剖面图。使第一金属线121a及第二金属线121b形成于金属间电介质(imd)122中。可通过各种技术来形成第一金属线121a及第二金属线121b，例如单及/或双镶嵌程序、电镀、无电式电镀、高密度离子化金属等离子体(imp)沉积、高密度感应耦合等离子体(icp)沉积、溅镀、物理气相沉积(pvd)、化学气相沉积(cvd)、低压化学气相沉积(lpcvd)、等离子体辅助化学气相沉积(pecvd)及其类似者。imd122可由例如无掺杂硅酸盐玻璃(usg)、氟化硅酸盐玻璃(fsg)、低k介电材料或其类似者的氧化物形成。对第一金属线121a、第二金属线121b及imd122的顶面执行平坦化操作，例如化学机械平坦化(cmp)操作。使底部蚀刻停止层123任选地形成于第一金属线121a、第二金属线121b及imd122上方。将第一钝化层124安置于底部蚀刻停止层123上方。第一钝化层124可由例如无掺杂硅酸盐玻璃(usg)或其类似者的玻璃构成。在一些其它实施例中，第一钝化层124可由例如等离子体辅助沉积氧化物或其类似者的氧化物层构成。在一些实施例中，可通过旋涂、沉积、等离子体辅助沉积或其类似者来形成第一钝化层124。在一些实施例中，第一钝化层124的厚度可在从约2,700埃到约3,300埃的范围内，如先前图1中所论述。

将底部端子11安置于第一钝化层124上方，在本文中，底部端子11覆盖第一区域wa的至少一部分及电容区域wc的至少一部分，且第二区域wb内的第一钝化层124的顶面的至少一部分从底部端子11暴露。暴露底部端子11的第一钝化层124的顶面由高k介电层10覆盖。在一些实施例中，形成高k介电层10可包括层叠zro2-al2o3-zro2三层。中间端子13具有第二区域wb内的一部分及电容区域wc内的一部分，在本文中，高k介电层10形成于底部端子11上方以间隔于中间端子13与底部端子11之间。使高k介电层10进一步形成于第一区域wa、第二区域wb及电容区域wc内以覆盖中间端子13。使顶部端子19进一步形成于第一区域wa、第二区域wb及电容区域wc内的高k介电层10上方。

参考图3b，图3b为根据本公开的一些实施例的制造操作的中间阶段期间的半导体结构的剖面图。移除第二区域wb内的顶部端子19的至少一部分。顶部端子19、中间端子13及底部端子11的剩余部分可构成电容器堆叠1的端子。

参考图3c，图3c为根据本公开的一些实施例的制造操作的中间阶段期间的半导体结构的剖面图。为减轻在电容器堆叠1中引起分层或裂开的风险，使覆盖层79保形地直接形成于高k介电层10上及直接形成于顶部端子19上方，在本文中，覆盖层79具有比电容器堆叠1强的机械强度，因此，覆盖层79可进一步减轻施加于电容器堆叠1上的外力的影响及/或降低在高k介电层10与上述端子之间招致脱离或裂开的风险。在一些实施例中，覆盖层79可包括例如氮化硅(sin)的氮化物。在一些实施例中，覆盖层79可包括具有氧化物缓冲层及所述氧化物缓冲层上方的氮化物层的堆叠。在一些实施例中，覆盖层79的厚度t79可与底部端子11、中间端子13及/或顶部端子19的厚度tc相当，例如在从约500埃到约1,000埃的范围内。如果覆盖层79的厚度t79薄于500埃，则由覆盖层79提供的机械强度不足以防止电容器堆叠1的结构完整性免受重布层及芯片-封装相互作用的影响。

参考图3d，图3d为根据本公开的一些实施例的制造操作的中间阶段期间的半导体结构的剖面图。使第二钝化层125形成于覆盖层79上方，其中第二钝化层125的材料可类似于第一钝化层124的材料，例如无掺杂硅酸盐玻璃(usg)、等离子体辅助沉积氧化物或其类似者。可通过各种技术来形成第二钝化层125，例如旋涂、沉积、等离子体辅助沉积或其类似者。如先前图1中所论述，在一些实施例中，为提供足够机械强度来支撑结构，第二钝化层125的厚度h125为至少7,000埃，但本公开不限于此。

参考图3e，图3e为根据本公开的一些实施例的制造操作的中间阶段期间的半导体结构的剖面图。将光罩70安置于第二钝化层125上方。通过干式蚀刻操作来使第一通路沟槽900a及第二通路沟槽900b分别形成于第一金属线121a及第二金属线121b上方，且使第一通路沟槽900a及第二通路沟槽900b从第二钝化层125的顶面分别凹进到第一金属线121a及第二金属线121b。第一通路沟槽900a穿透底部端子11、顶部端子19、高k介电层10、第一钝化层124、第二钝化层125及任选地穿透底部蚀刻停止层123。第二通路沟槽900b穿透中间端子13、高k介电层10、第一钝化层124、第二钝化层125及任选地穿透底部蚀刻停止层123。蚀刻第一通路沟槽900a及第二通路沟槽900b的端点由底部蚀刻停止层123控制。借此暴露第一钝化层124的侧壁、第二钝化层125的侧壁、端子中的至少一者的侧壁(例如中间端子13的侧壁、底部端子11的侧壁及/或顶部端子19的侧壁)、高k介电层10的侧壁、覆盖层79的侧壁及任选地底部蚀刻停止层123的侧壁。随后移除光罩70。

参考图3f，图3f为根据本公开的一些实施例的制造操作的中间阶段期间的半导体结构的剖面图。在如图3e中所描述般执行的蚀刻操作期间，会将一些化学残留物沉积于第一通路沟槽900a及第二通路沟槽900b的侧壁上。第一钝化层124的材料、第二钝化层125的材料、端子(其包括底部端子11、中间端子13及顶部端子19)的材料、高k介电层10的材料、覆盖层79的材料及/或底部蚀刻停止层123的材料可在干式蚀刻操作或湿式蚀刻操作下产生残留物。具体来说，包括氧化物的上述材料可具有产生残留物的较高倾向。因此，在第一通路沟槽900a及第二通路沟槽900b中施加清洁溶液1111以从中移除残留物。在一些实施例中，清洁溶液1111可包括酸溶液。在一些实施例中，清洁溶液1111可包括碱溶液。在一些实施例中，清洁溶液1111可包括过氧化氢。在一些实施方案中，清洁溶液1111可为包括过氧化氢及弱碱化学品的溶液。

然而，一些清洁溶液腐蚀第一通路沟槽900a的侧壁及第二通路沟槽900b的侧壁。第一通路沟槽900a的侧壁及第二通路沟槽900b的侧壁可包括第一钝化层124的材料、第二钝化层125的材料、端子(其包括底部端子11、中间端子13及顶部端子19)的材料、高k介电层10的材料、覆盖层79的材料及/或底部蚀刻停止层123的材料。如果清洁溶液腐蚀上文列出的材料中的任一者，则清洁溶液1111会损坏第一通路沟槽900a的侧壁及第二通路沟槽900b的侧壁。具体来说，高k介电层10具有显著受损坏的高风险。第一通路沟槽900a的侧壁及第二通路沟槽900b的侧壁上所受的损坏会引起应力集中，其随后会在施加外力或结构应力于第一通路沟槽900a的侧壁及第二通路沟槽900b的侧壁上时诱发裂缝、空隙、缺陷及/或分层。空隙、缺陷或裂开会在随后制造操作中引起可靠性问题。

参考图3g，图3g为根据本公开的一些实施例的制造操作的中间阶段期间的半导体结构的剖面图。为减轻由清洁溶液1111损坏或蚀刻操作下损坏的第一通路沟槽900a的侧壁及第二通路沟槽900b的侧壁上的损坏引起的应力集中，至少在第一通路沟槽900a的侧壁及第二通路沟槽900b的侧壁上保形地形成间隔物96。间隔物96可填充第一通路沟槽900a的侧壁及第二通路沟槽900b的侧壁上的空隙、裂缝或凹槽，且可进一步提供第一通路沟槽900a及第二通路沟槽900b的更平滑及更强(即，更大机械强度)侧壁。可通过填充第一通路沟槽900a及第二通路沟槽900b的受损侧壁上的空隙、裂缝或凹槽来减轻应力集中的问题，且可提高随后制造的产品的良品率。另外，间隔物96的结构可比第一通路沟槽900a及第二通路沟槽900b的侧壁强，因此，间隔物96可提高第一通路沟槽900a及第二通路沟槽900b的机械强度，因此减轻在随后制造操作中裂开、分层、剥离或诱发空隙的风险。

可通过各种沉积操作来形成间隔物96。在一些实施例中，通过毯覆式沉积来形成间隔物96，其中使间隔物96形成于第一通路沟槽900a的侧壁上、形成于第二通路沟槽900b的侧壁上、直接形成于第二钝化层125上方、形成于第一金属线121a的暴露部分上方及形成于第二金属线121b的暴露部分上方。在一些实施例中，间隔物96的材料可相同于顶部端子19、中间端子13及底部端子11中的一者的材料，例如氮化钛(tin)或先前所介绍的其它适合材料。在一些实施例中，间隔物96的厚度在从1,000埃到2,000埃的范围内。

在毯覆式沉积间隔物96之后，移除第二钝化层125上方的间隔物96的至少一部分。可通过例如干式蚀刻或其类似者的蚀刻操作来移除第二钝化层125上方的间隔物96的部分。在一些实施例中，进一步移除第一金属线121a及第二金属线121b上方的间隔物96。在一些其它实施例中，不移除直接位于第一金属线121a及第二金属线121b上的间隔物96。

参考图3h，图3h为根据本公开的一些实施例的制造操作的中间阶段期间的半导体结构的剖面图。将光罩层71安置于第二钝化层125上方。光罩层71经图案化以形成第一开口940a及第二开口940b，其中第一开口940a及第二开口940b分别与第一沟槽900a及第二沟槽900b对准。第一开口940a或第二开口940b的宽度w940大于第一通路沟槽900a及第二通路沟槽900b的顶部开口的宽度w900。

随后，在间隔物96的侧壁上方及由光罩71暴露的第二钝化层125的顶部部分上方形成阻障层95。阻障层95可进一步形成于第一金属线121a及第二金属线121b上方，或在一些其它实施例中，如果在先前操作中未移除第一金属线121a及第二金属线121b上方的间隔物96，则阻障层95可进一步形成于第一金属线121a及第二金属线121b上方的间隔物96上方。阻障层95可减轻第一金属线121a与第一通路93a之间及第二金属线121b与第二通路93b之间的扩散。在一些实施例中，阻障层95可包括钽(ta)、氮化钽(tan)、氮化钛(tin)、其组合或其类似者。

参考图3i，图3i为根据本公开的一些实施例的制造操作的中间阶段期间的半导体结构的剖面图。在第一通路沟槽900a、第二通路沟槽900b、第一开口940a及第二开口940b内形成导电材料。可通过各种技术来形成导电材料，例如沉积、电镀、无电式电镀、溅镀、物理气相沉积(pvd)、原子层沉积(ald)或其类似者。在一些实施例中，导电材料为铝铜(alcu)。在一些实施例中，执行平坦化操作以移除光罩71的顶面上方的过量导电材料，且借此在第二钝化层125上方形成第一导电柱94a及第二导电柱94b。

参考图3j，图3j为根据本公开的一些实施例的制造操作的中间阶段期间的半导体结构的剖面图。随后移除光罩71。使上钝化层1287形成于第二钝化层125上方且包围第一导电柱94a及第二导电柱94b。可通过各种技术来形成上钝化层1287，例如旋涂、沉积、等离子体辅助沉积或其类似者。使上蚀刻停止层1288'形成于上钝化层1287上方。

参考图3k，图3k为根据本公开的一些实施例的制造操作的中间阶段期间的半导体结构的剖面图。使金属接点1299形成于第一导电柱94a及第二导电柱94b的各者上方且电连接到第一导电柱94a及第二导电柱94b的各者。执行平坦化操作以移除上蚀刻停止层1288'上方的金属接点1299的过量材料。随后，可使金属接点1299任选地电连接或接合到其它半导体结构。

本公开的一些实施例提供一种半导体结构，其包括：底部端子；中间端子，其位于所述底部端子上方且通过高k介电层来与所述底部端子分离；顶部端子，其位于所述中间端子上方且通过所述高k介电层来与所述中间端子分离；以及氮化硅层，其位于所述顶部端子上方且直接位于所述高k介电层上。

本公开的一些实施例提供一种半导体结构，其包括：底部端子；中间端子，其位于所述底部端子上方且通过高k介电层来与所述底部端子分离；顶部端子，其位于所述中间端子上方且通过所述高k介电层来与所述中间端子分离；通路，其穿透所述底部端子；以及间隔物，其位于所述通路的侧壁上。

本公开的一些实施例提供一种用于制造半导体结构的方法，其包括：在顶部金属层上形成底部端子；在所述底部端子上方形成中间端子；在所述中间端子上方形成顶部端子；在所述底部端子与所述中间端子之间及所述中间端子与所述顶部端子之间形成高k介电层；在所述顶部端子上方形成氮化硅层；以及形成穿透所述底部端子的通路沟槽。

上文已概述若干实施例的特征，使得所属领域的技术人员可优选理解本公开的方面。所属领域的技术人员应了解，可易于将本公开用作用于设计或修改用于实施相同目的及/或实现本文中所引入的实施例的相同优点的其它程序及结构的基础。所属领域的技术人员还应认识到，这些等效建构不应背离本公开的精神及范围，且可在不背离本公开的精神及范围的情况下对本文作出各种改变、替换及更改。

此外，本申请案的范围不意欲受限于本说明书中所描述的程序、机器、制造、物质组成、构件、方法及步骤的特定实施例。所属领域的一般技术人员应易于从本公开了解，可根据本公开来利用当前既有或后续开发的程序、机器、制造、物质组成、构件、方法或步骤，其执行实质上相同于本文中所描述的对应实施例的功能或实现实质上相同于本文中所描述的对应实施例的结果。因此，随附权利要求书意欲在其范围内包括这些程序、机器、制造、物质组成、构件、方法或步骤。

符号说明

1电容器堆叠

10高k介电层

11底部端子

13中间端子

19顶部端子

70光罩

71光罩层/光罩

79覆盖层

93a第一通路

93b第二通路

94a第一导电柱

94b第二导电柱

95障壁层

96间隔物

100半导体结构

121a第一金属线

121b第二金属线

122金属间电介质(imd)

123底部蚀刻停止层

124第一钝化层

125第二钝化层

900a第一通路沟槽

900b第二通路沟槽

940a第一开口

940b第二开口

1000方法

1001操作

1002操作

1003操作

1004操作

1005操作

1111清洁溶液

1287上钝化层

1288'上蚀刻停止层

1299金属接点

h124厚度

h125厚度

t79厚度

tc厚度

ts间距

wa第一区域

wb第二区域

wc电容区域

w900宽度

w940宽度