集成电路及静态随机存取存储器单元的制作方法

本公开整体而言涉及半导体装置，特别涉及包括鳍式场效晶体管(fin-likefieldeffecttransistor,finfet)的sram装置。

背景技术：

半导体集成电路(integratedcircuit,ic)工业已经历了指数性的成长。ic材料及设计在技术上的进步已诞生了好几世代的ic，与前一代相较，每代ic都具有更小且更复杂的电路。在ic演进的过程中，功能密度(即每单位芯片面积的互连装置的数量)通常会增加，而几何尺寸(即使用制造工艺所能产生的最小组件或线段)则会减少。这种微缩过程通常通过提高生产效率及降低相关成本以提供益处。这种微缩亦增加了处理及制造ic的复杂性，且为了实现这些进步，需要在ic的处理及制造中存在类似的发展。

举例来说，在类鳍式场效晶体管(fin-likefieldeffecttransistor,finfet)制造工艺中，当在诸如静态随机存取存储器单元(staticrandomaccessmemory(sram)cell)中提供高电路性能时，实现增加鳍片(fin)密度及降低单元尺寸的需求，变得相当具有挑战性。在许多情况下，单元尺寸的缩小可能导致许多问题，这些问题会对装置性能的许多方面产生不利的影响。因此，希望能在finfet制造中改善这些部分。

技术实现要素：

本公开实施例提供一种集成电路，包括第一sram单元。第一sram单元包括第一p型半导体鳍片、第一混合鳍片、第二混合鳍片、以及第二p型半导体鳍片，并以第一p型半导体鳍片、第一混合鳍片、第二混合鳍片、以及第二p型半导体鳍片的顺序沿着第一方向设置，且沿着大致上垂直于第一方向的第二方向纵向地定向，其中第一混合鳍片及第二混合鳍片皆包括介电部分及半导体部分。第一sram单元还包括设置于第一p型半导体鳍片与第一混合鳍片之间的第一介电鳍片，以及设置于第二混合鳍片与第二p型半导体鳍片之间的第二介电鳍片。在一个实施例中，第一介电鳍片及第二介电鳍片皆沿着第二方向纵向地定向，且第一混合鳍片与第二混合鳍片之间的间距，大于第一混合鳍片与第一介电鳍片之间的间距以及第二混合鳍片与第二介电鳍片之间的间距。更进一步地，第一sram单元包括多个栅极结构，沿着第一方向纵向地定向，并沿着第二方向彼此间隔，其中多个栅极结构接合第一介电鳍片、第二介电鳍片、第一p型半导体鳍片、第二p型半导体鳍片、第一混合鳍片、以及第二混合鳍片中的一或多者。

本公开实施例提供一种sram单元。sram单元包括第一p型半导体鳍片、第一介电鳍片、第一混合鳍片、第二混合鳍片、第二介电鳍片、以及第二p型半导体鳍片，并以第一p型半导体鳍片、第一介电鳍片、第一混合鳍片、第二混合鳍片、第二介电鳍片、以及第二p型半导体鳍片的顺序沿着第一方向设置，且沿着大致上垂直于第一方向的第二方向纵向地定向。在一些实施例中，第一混合鳍片及第二混合鳍片皆具有包括n型半导体材料的第一部分及包括介电材料的第二部分。sram单元还包括设置于每个第一p型半导体鳍片及第二p型半导体鳍片上的多个n型源极/漏极外延特征、设置于每个第一混合鳍片的第一部分及第二混合鳍片的第一部分上的多个p型源极/漏极外延特征、以及多个源极/漏极接点，多个源极/漏极接点设置于每个多个p型源极/漏极外延特征、第一混合鳍片的第二部分、以及第二混合鳍片的第二部分上，并实体地接触每个多个p型源极/漏极外延特征、第一混合鳍片的第二部分、以及第二混合鳍片的第二部分，其中多个源极/漏极接点沿着第一方向纵向地定向。

本公开实施例提供一种集成电路，包括sram单元。sram单元具有第一p型半导体鳍片、第一混合鳍片、第二混合鳍片、以及第二p型半导体鳍片，并以第一p型半导体鳍片、第一混合鳍片、第二混合鳍片、以及第二p型半导体鳍片的顺序沿着第一方向设置，且沿着大致上垂直于第一方向的第二方向纵向地定向，sram单元并具有第一介电鳍片，设置于第一p型半导体鳍片与第一混合鳍片之间、以及第二介电鳍片，设置于第二混合鳍片与第二p型半导体鳍片之间。在一些实施例中，第一介电鳍片及第二介电鳍片皆沿着第二方向纵向地定向，且第一混合鳍片与第二混合鳍片之间的间距，大于第一混合鳍片与第一介电鳍片之间的间距以及第二混合鳍片与第二介电鳍片之间的间距。在一些实施例中，第一混合鳍片及第二混合鳍片皆包括介电部分，以及沿着第二方向相邻于介电部分设置的半导体部分。上述sram单元还包括第一栅极结构及第二栅极结构，沿着第一方向纵向地定向，且彼此间沿着第二方向隔开，其中第一栅极接合第一p型半导体鳍片、第二混合鳍片的半导体部分、以及第二p型半导体鳍片，以分别形成第一传输闸场效晶体管、第一上拉场效晶体管、以及第一下拉场效晶体管，且其中第二栅极结构接合第一p型半导体鳍片、第一混合鳍片的半导体部分、以及第二p型半导体鳍片，以分别形成第二下拉场效晶体管、第二上拉场效晶体管、以及第二传输闸场效晶体管。

附图说明

本公开的实施方式从后续实施方式及附图可更佳理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制，并仅用于说明的目的。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。

图1是根据本公开一些实施例所示，半导体装置的布局的示意图。

图2是根据本公开一些实施例所示，图1的半导体装置的一部分的俯视图。

图3是根据本公开一些实施例所示，图2的半导体装置的一部分的俯视图。

图4a及图4b是根据本公开一些实施例所示，分别沿着图3的半导体装置的一部分的虚线a-a’及虚线b-b’的截面图。

图5是根据本公开一些实施例所示，图2至图4b的半导体装置的一部分的示意图。

附图标记说明：

100～装置

101a-101d～单元

104n、104p～主动区

105～几何中心

110～半导体鳍片

112～混合鳍片

112a～半导体部分

112b～介电部分

114、116～介电鳍片

118～栅极结构

120a-120d～源极/漏极接点

130a-130c～间隔

174、176～压接式接点

180～单元间距

a-a’、b-b’～虚线

152、154～下拉finfet

156、158～上拉finfet

160、162～传输闸finfet

102～基板

106～隔离结构

122、124～源极/漏极外延特征

163～cvdd线

164、166～cvss线

168～位元线

170～互补位元线

172～字线

具体实施方式

以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。

进一步来说，本公开可能会使用空间相对术语，例如“在……下方”、“下方”、“低于”、“在……上方”、“高于”及类似词汇，以便于叙述图示中一个元件或特征与其他元件或特征间的关系。除了图示所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。再进一步来说，当一数字或一数字范围以“大约”、“大概”或类似的用语描述，该用语旨在于合理的范围内涵盖所述的数字，例如所述数字的+/-10％范围内，或是于本技术领域技术人员所能理解的数值。举例来说，术语“约5nm(纳米)”包括4.5nm至5.5nm的尺寸范围。

本公开整体而言涉及半导体装置及其形成方法。本公开特别涉及包括finfet的sram单元。

随着增加装置密度的需求不断增长，在维持所欲获得的装置性能的同时满足这种需求，存在许多挑战。举例来说，较高的装置密度及整合度(integration)代表每单位晶圆面积存在更多的finfet(也因此存在更多的鳍片)。这导致了相邻finfet之间狭窄的鳍片到鳍片间隔(fin-to-finspacing,即鳍片间距(finpitch))，限制了各种装置(例如：sram单元)的工艺窗口(processingwindow)。举例来说，狭窄的工艺窗口可能会导致在截断金属栅极工艺(cutmetalgateprocess)期间对鳍片的伤害、外延源极/漏极特征(epitaxialsource/drain(s/d)feature)的桥接(bridging)、及/或当形成源极/漏极接点(contact)时，外延源极/漏极特征的损失。虽然在制造sram单元时，在半导体鳍片之间形成介电鳍片可扩大工艺窗口，但这亦会通过增加鳍片间距而增加单元的尺寸。本公开提供finfetsram装置(及其形成方法)，包括设置于相邻半导体鳍片之间的介电鳍片(或可被称为虚拟鳍片)，使得每个sram单元中的鳍片间距，可在不会过度缩小工艺窗口的情况下得到减少。

在附图中，所提供的装置100(或结构100)仅用于说明的目的，并未将本公开实施例限制于任何数量的晶体管、任何数量的区域、或任何结构或区域的配置。此外，装置100可为集成电路(ic)或其一部分，且可包括静态随机存取存储器(staticrandomaccessmemory,sram)及/或标准逻辑电路(standardlogiccircuit)、无源元件(被动元件，例如：电阻器、电容器、及电感器)、以及主动元件(activecomponent)，主动元件例如p型场效晶体管(p-typefieldeffecttransistor,pfet)、n型场效晶体管(nfet)、多重闸场效极晶体管(multi-gatefet,例如：finfet及栅极全环(gateall-around,gaa)晶体管)、金属氧化物半导体场效晶体管(metal-oxidesemiconductorfieldeffecttransistors,mosfet)、互补式金属氧化物半导体(complementarymetal-oxidesemiconductor,cmos)晶体管、双极性晶体管(bipolartransistor)、高压晶体管(highvoltagetransistor)、高频晶体管(highfrequencytransistor)、其他存储器单元、及其组合。在如本文所描述的许多实施例中，装置100包括sram单元的至少一部分。

图1为装置100的布局的示意图，装置100包括多个单元(或装置)，例如单元101a、101b、101c、及101d，这些单元的部分形成主动区(activeregion)，或形成阱(well)，例如装置100中(或是其基板中，例如图4b中的基板102)的主动区104p及104n。主动区104p为p导电性型式(p-conductivitytype,例如：以诸如硼的p型掺杂剂掺杂)，且适用于形成nmosfet(例如：n型finfet)。主动区104n为n导电性型式(n-conductivitytype,例如：以诸如磷或砷的n型掺杂剂掺杂)，且适用于形成pmosfet(例如：p型finfet)。如同将于下文详细讨论的，单元101a、101b、101c、及101d中的每一个，皆包括适用于形成n型finfet的p导电性型式的多个半导体鳍片(例如：于主动区104p中)，以及包括适用于形成p型finfet的n导电性型式的多个半导体鳍片(例如：于主动区104n中)，以在其中构成一或多个cmosfet。在许多实施例中，单元101a、101b、101c、及101d中的每一个，皆由在x方向上纵向地定向(orientedlengthwise)且在y方向上宽度方向地定向(orientedwidthwise)的区域所定义。将于下文参照图2进行详细的讨论。

图2显示装置100的一部分的俯视图。图3显示装置100的一部分(例如：单元101a、101b、101c、及101d中的一个)。图4a为图3所示的装置100的一部分沿着虚线a-a’的截面图，而图4b则为图3所示的装置100的一部分沿着虚线b-b’的截面图。同时参照图2至图4b，装置100包括基板102，且单元101a、101b、101c、及101d形成于基板102上。如先前参照图1所述，单元101a、101b、101c、及101d形成多个主动区104p及104n，被配置以分别提供n型finfet及p型finfet。

参照图2，单元101a、101b、101c、及101d沿着y方向的边界(或边缘)，是由介电鳍片116所定义。换句话说，介电鳍片116沿着x方向将相邻的单元(例如：单元101a、101b、101c、及101d)彼此分隔。介电鳍片116沿着y方向纵向地定向，并沿着x方向彼此隔开。因此，两个相邻的介电鳍片116定义了每个单元101a、101b、101c、及101d沿着x方向的单元间距180。

单元101a、101b、101c、及101d共同定义了2×2的网格(grid)，呈现相对于彼此的镜像对称(mirrorsymmetry)及/或旋转对称(rotationalsymmetry)。举例来说，以单元101a(在图1及图2中被表示为“单元-r0”)为例，单元101b(被表示为“单元-mx”)的布局，是单元101a的布局相对于x方向的镜像图案。相似地，单元101c的布局是单元101b的布局的镜像图案，而单元101d(被表示为“单元-my”)的布局是单元101a的布局的镜像图案，两者皆是相对于y方向。换句话说，单元101c的布局(被表示为“单元-r180”)通过围绕网格的几何中心105旋转180度而与单元101a的布局对齐，其中几何中心105被定义为沿y方向将矩形网格二等分的虚拟线与沿x方向将矩形网格二等分的虚拟线的交点。如图2所绘，沿y方向将矩形网格二等分的虚拟线与单元边界处的一个介电鳍片116重叠。

同时参照图2至图4b，装置100还包括被配置以形成nmos装置的p导电性型式的多个半导体鳍片110、多个混合鳍片(hybridfin)112、以及与半导体鳍片110及混合鳍片112混杂(intermix)的多个介电鳍片114。如本公开所使用的混合鳍片，指的是包括半导体部分及介电部分的鳍片结构，半导体部分及介电部分具有约略相同的高度及宽度，且他们的末端横向地彼此邻接(abut)，以形成连续且伸长的(elongated)结构。半导体部分可被配置以形成nmosfet及/或pmosfet，而介电部分包括一或多种介电材料。半导体鳍片110、混合鳍片112、以及介电鳍片114沿着y方向纵向地定向，并沿着x方向彼此隔开。每个混合鳍片112包括半导体部分112a及介电部分112b，沿着y方向彼此相邻地设置。每个混合鳍片112的半导体部分112a为n导电性型式，且被配置以形成pmos装置，而介电部分112b被配置以适应(accommodate)后续工艺操作，如将于下文进行详细讨论的。以不同的方式陈述，混合鳍片112可被视作n导电性型式的半导体鳍片，其包括沿着鳍片长度的介电部分(112b)。介电鳍片114的组成可近似于介电鳍片116。在许多实施例中，每个混合鳍片112的介电部分112b包括与介电鳍片114及介电鳍片116的组成相同或不同的材料。于所绘实例中，介电部分112b包括与介电鳍片114及介电鳍片116相同的介电材料。

每个介电鳍片114被设置于半导体鳍片110与混合鳍片112之间，而每个介电鳍片116被设置于两个半导体鳍片110之间。如此一来，介电鳍片114及介电鳍片116被配置，以分别增加相邻的半导体鳍片110与混合鳍片112之间的鳍片到鳍片间隔，以及相邻的半导体鳍片110之间的鳍片到鳍片间隔。在许多实施例中，半导体鳍片110、混合鳍片112、介电鳍片114、以及介电鳍片116沿着y方向连续延伸并沿着y方向跨越单元边界；然而本公开并不限于这种配置。于所绘实施例中，每个单元(例如：单元101a)包括两个半导体鳍片110，以及与两个介电鳍片114混杂的两个混合鳍片112，单元的边界由介电鳍片116沿着y方向定义。

在一些实施例中，参照图2，两个相邻的混合鳍片112之间的间隔130b(亦称为鳍片间距130b)，小于相邻的半导体鳍片110与混合鳍片112之间的间隔130c(亦称为鳍片间距130c)，但大于间隔130a(亦称为鳍片间距130a)，其中间隔130a被定义为相邻的半导体鳍片110与介电鳍片114之间的间隔、相邻的半导体鳍片110与介电鳍片116之间的间隔、或是相邻的混合鳍片112与介电鳍片114之间的间隔。在许多实施例中，间隔130c大约等于鳍片间距130a的两倍。在进一步的实施例中，鳍片间距130b大约等于鳍片间距130a的1.5倍。以不同的方式陈述，单元间距180可被描述为鳍片间距130a的7.5倍，或是替代地，鳍片间距130b比间隔130c小约25％。相较之下，若另一个介电鳍片114被设置于相邻的混合鳍片112之间，则单元间距180将会是鳍片间距130a的8倍。因此，将混合鳍片112之间的介电鳍片112消除，可为单元间距180减少0.5个鳍片间距130a，进而降低每个sram单元的总面积。

一般而言，设置于半导体鳍片之间的介电鳍片，用于防止外延源极/漏极特征可能的合并、于形成外延源极/漏极特征期间保护外延源极/漏极特征免于伤害、及/或扩大外延源极/漏极特征的着陆区(landingarea)以增进性能。如同将于下文讨论的，通过消除相邻的混合鳍片112之间的介电鳍片以及包括混合鳍片112中的介电部分，不仅微缩sram单元的尺寸的目的可被实现，还可最小化对外延源极/漏极特征的伤害，且外延源极/漏极特征的着陆区不会受到影响。

参照图4a及图4b，装置100还包括设置于基板102上的隔离结构106。半导体鳍片110、混合鳍片112、介电鳍片114、以及介电鳍片116部分地嵌入(embed)隔离结构106中。参照图2及图3，装置100还包括栅极结构118，栅极结构118沿着x方向纵向地定向，并沿着y方向彼此隔开。栅极结构118接合(engage)每个单元中的半导体鳍片110及混合鳍片112的半导体部分112a，以形成下文所详细描述的许多finfet。此外，栅极结构118可接合设置于半导体鳍片110与混合鳍片112之间的一或多个介电鳍片114及介电鳍片116。在一些实施例中，栅极结构118为高k值金属栅极。装置100可进一步包括栅极间隔物(gatespacer,未绘出)，设置于栅极结构118的侧壁上。

同时参照图3、图4a及图4b，装置100还包括设置于半导体鳍片110上的源极/漏极外延特征122，以及设置于混合鳍片112的半导体部分112a上的源极/漏极外延特征124。源极/漏极外延特征122及源极/漏极外延特征124被设置于各自的栅极结构118的相对侧上(即半导体鳍片110及混合鳍片112的半导体部分112a的源极/漏极区域中)。图4a显示装置100沿着虚线a-a’截取的截面图，意即穿过如图3所绘的半导体鳍片110、一个混合鳍片112的半导体部分112a、以及相邻的混合鳍片112的介电部分112b的源极/漏极区域。图4b显示装置100沿着虚线b-b’截取的截面图，意即穿过半导体鳍片110及混合鳍片112的半导体部分112a的源极/漏极区域。于本实施例中，源极/漏极外延特征122及源极/漏极外延特征124，被分别以n型掺杂剂掺杂以及以p型掺杂剂掺杂。因此，源极/漏极外延特征122被称为n型源极/漏极外延特征122，而源极/漏极外延特征124被称为p型源极/漏极外延特征124。

参照图4a及图4b，相邻的n型源极/漏极外延特征122被介电鳍片116所分隔，而相邻的n型源极/漏极外延特征122与p型源极/漏极外延特征124被介电鳍片114所分隔。然而，两个相邻的p型源极/漏极外延特征124之间并未设置介电鳍片。与n型源极/漏极外延特征(例如：n型源极/漏极外延特征122)相比，p型源极/漏极外延特征(例如：p型源极/漏极外延特征124)可被形成为相对n型源极/漏极外延特显得较小的尺寸，使得p型源极/漏极外延特征的相邻外延特征合并的可能性低于n型源极/漏极外延特征。因此，如图4b所示，p型源极/漏极外延特征124之间的介电鳍片可被省略，以尽力降低整个单元间距180。

仍旧同时参照图3、图4a及图4b，装置100还包括多个的源极/漏极接点120a、120b、120c、以及120d，沿着x方向纵向地定向，且具有相同标记的源极/漏极接点沿着y方向彼此隔开。参照图4a，每个源极/漏极接点120a被设置于n型源极/漏极外延特征122以及介电鳍片116上，并实体地(physically)接触n型源极/漏极外延特征122以及介电鳍片116，其中上述介电鳍片116被设置于n型源极/漏极外延特征122之间。每个源极/漏极接点120b被设置于p型源极/漏极外延特征124以及相邻的混合鳍片112的介电部分112b上，并实体地接触p型源极/漏极外延特征124以及相邻的混合鳍片112的介电部分112b。参照图4b，每个源极/漏极接点120c被设置于n型源极/漏极外延特征征122、p型源极/漏极外延特征124、以及介电鳍片114上，并实体地接触n型源极/漏极外延特征122、p型源极/漏极外延特征124、以及介电鳍片114，其中上述介电鳍片114被设置于n型源极/漏极外延特征122与p型源极/漏极外延特征124之间。每个源极/漏极接点120d被设置于p型源极/漏极外延特征124、n型源极/漏极外延特征122、以及介电鳍片116上，并实体地接触p型源极/漏极外延特征124、n型源极/漏极外延特征122、以及介电鳍片116，其中上述介电鳍片116设置于p型源极/漏极外延特征124与n型源极/漏极外延特征122之间。

在许多实施例中，介电鳍片114及介电鳍片116与混合鳍片112的介电部分112b，被用作蚀刻停止(etch-stopping)特征，以在当形成源极/漏极接点120a、120b、120c、以及120d时，降低对源极/漏极外延特征(例如：n型源极/漏极外延特征122及/或p型源极/漏极外延特征124)的伤害。因为所形成的p型源极/漏极外延特征124的尺寸通常小于它们的n型对应物(n型源极/漏极外延特征)，因此源极/漏极接点120b的长度132被配置为(例如：通过修改电路布局设计等)大于两个相邻的混合鳍片112(即图4a中的其中一个混合鳍片112的半导体部分112a，以及另一个混合鳍片112的介电部分112b)的间隔130b，使得源极/漏极接点120b可着陆(land)于p型源极/漏极外延特征124及混合鳍片112的介电部分112b上，其中混合鳍片112的介电部分112b被用作上述的蚀刻停止特征。因此，通过包括混合鳍片112中的介电部分112b，以及在x方向上将源极/漏极接点120b延长以接触p型源极/漏极外延特征124及介电部分112b，如此一来，在形成源极/漏极接点120b期间对p型源极/漏极外延特征124的伤害可被最小化。

由于介电鳍片114及介电鳍片116的存在，源极/漏极外延特征122被给予足够的空间以生长到最大或接近最大的体积，以改进所得finfet中的应变(strain)。此外，源极/漏极外延特征的扩大生长为源极/漏极接点120a、120c、以及120d提供了增大的着陆区，进而降低了装置100的接触电阻(contactresistance)。然而，若介电鳍片114及介电鳍片116不存在，则每个源极/漏极外延特征122仅能成长到小于最大体积的体积，进而拖累装置100的性能。此外，若介电部分112b不存在于混合鳍片112中，及/或源极/漏极接点120b的长度没有增加，则源极/漏极接点120b仅能在没有接触任何上述蚀刻停止特征的情况下，着陆于源极/漏极外延特征124上，导致在形成源极/漏极接点120b时，对p型源极/漏极外延特征124的潜在伤害。

参照图2、图3及图5，每个单元(例如：单元101a)包括两个下拉(pull-down,pd)finfet152及154、两个上拉(pull-up,pu)finfet156及158、以及两个传输闸(pass-gate,pg)finfet160及162。沿着x方向的相邻的下拉finfet、上拉finfet及传输闸finfet由介电鳍片114分隔。下拉finfet152及154与传输闸finfet160及162为n型finfet，由栅极结构118与设置于主动区104p中的半导体鳍片110接合的部分所提供。上拉finfet156及158为p型finfet，由栅极结构118与设置于主动区104n中的混合鳍片112的半导体部分112a接合的部分所提供。在许多实施例中，下拉finfet152及154与上拉finfet156及158被配置以提供两个交叉耦合反相器(cross-coupledinverter)作为数据存储装置，而传输闸finfet160及162被配置以提供用于读取及写入的控制单元。参照图5，每个单元可进一步包括高压电源(cvdd)线163、低压电源(cvss)线164及166、位元线(bitline)168、互补位元线(bit-linebar)170、以及字线(wordline)172。于所绘实施例中，装置100包括单鳍(single-fin)finfet。换句话说，每个finfet包括单一半导体鳍片110或单一混合鳍片112。然而，本公开并不限于这种配置。

仍旧参照图2、图3及图5，每个单元还包括两个压接式接点(buttedcontacts,bct)174及176，被设置于栅极结构118与混合鳍片112接合的部分上。于本实施例中，每个压接式接点174被设置于形成上拉finfet156的混合鳍片112上，而每个压接式接点176被设置于形成上拉finfet158的混合鳍片112上。在许多实施例中，压接式接点174及176被设置于混合鳍片112的部分上，该部分将混合鳍片112的半导体部分112a与介电部分112b连接。在一些实施例中，参照图2，两个相邻的压接式接点174沿着y轴被设置于相同的混合鳍片112上，两个相邻的压接式接点174之间设置有介电部分112b。此外，源极/漏极接点120b可被设置于介电部分112b上，该介电部分112b夹设于两个相邻的压接式接点174之间。在一些实施例中，仍旧参考图2，两个相邻的压接式接点176沿着y轴被设置于相同的混合鳍片112上，两个相邻的压接式接点176之间设置有半导体部分112a。此外，源极/漏极接点120b及120d可被设置于半导体部分112a上，该半导体部分112a夹设于两个相邻的压接式接点176之间。

装置100可进一步包括未显示于图2至图5的其他组件，例如源极/漏极外延特征122及124上的蚀刻停止层(etchstoplayer)、预金属化介电层(pre-metallizationdielectric(pmd)layer)、层间介电层(interlayerdielectric(ild)layer)、通孔(via)和导线(conductiveline)、以及用于连接ic中的各种单元的金属线。

装置100的多种组件将于下文作进一步的叙述。于本实施例中，基板102为硅基板。或者，基板102可包括：其他元素半导体(elementarysemiconductor)，例如锗(germanium)；化合物半导体，包括碳化硅(siliconcarbide)、砷化镓(galliumarsenic)、磷化镓(galliumphosphide)、磷化铟(indiumphosphide)、砷化铟(indiumarsenide)及/或锑化铟(indiumantimonide)；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp及/或gainasp；或其组合。又或者，基板102为绝缘层上半导体(semiconductor-on-insulator,soi)，例如具有埋入介电层(burieddielectriclayer)。

半导体鳍片110及混合鳍片112的半导体部分112a可包括一或多种半导体材料，例如硅、锗、碳化硅(siliconcarbon)或硅锗。每个半导体鳍片110包括p导电性型式的半导体材料，例如以p型掺杂剂(例如：硼、铟及/或其他p型掺杂剂)掺杂的硅锗。每个混合鳍片112的半导体部分112a包括n导电性型式的半导体材料，例如以n型掺杂剂(例如：砷、磷及/或其他n型掺杂剂)掺杂的硅、锗或碳化硅。在一个实施例中，每个半导体鳍片110及混合鳍片112的半导体部分112a可包括多个不同的半导体层，这些半导体层一层一层地向上堆叠。

在许多实施例中，半导体鳍片110及混合鳍片112可以一起制造，并随后掺杂它们各自的掺杂剂，这些掺杂剂如上所述。半导体鳍片110(p导电性型式)及混合鳍片112(n导电性型式)可使用合适的工艺，例如双重图案化(double-patterning)或多重图案化(multi-patterning)工艺来制造。一般而言，双重图案化或多重图案化工艺将微影(photolithography)及自对准(self-aligned)工艺结合在一起，允许被创建的图案，举例来说，具有比使用其他单一、直接的微影工艺所能获得的间距更小的间距。举例来说，在一个实施例中，牺牲层(sacrificiallayer)被形成于基板上，并以微影工艺将之图案化。使用自对准工艺将图案化的牺牲层旁边形成间隔物(spacer)。然后，牺牲层被移除，接着使用剩余之间隔物(或心轴(mandrel))通过蚀刻基板102的初使外延半导体层以图案化出半导体鳍片110及混合鳍片112。蚀刻工艺可包括干式蚀刻(dryetching)、湿式蚀刻(wetetching)、反应式离子蚀刻(reactiveionetching,rie)、及/或其他合适的工艺。随后，如将于下文所述者，每个混合鳍片112的一些部分(为n导电性型式)，被以介电材料取代，以形成介电部分112b，而混合鳍片112的剩余部分，则变成半导体部分112a。

在一个实施例中，混合鳍片112的介电部分112b的形成，包括下列操作。首先，通过一系列的图案化及蚀刻工艺在混合鳍片112中形成沟槽，这一系列的图案化及蚀刻工艺与上述相似，但是仅有混合鳍片112被图案化，基本上不会蚀刻半导体鳍片110或隔离结构106。随后，一或多种介电材料被沉积沟槽中，以形成混合鳍片112的介电部分112b，使得每个介电部分112b沿着y方向夹设于相同混合鳍片112的两个半导体部分112a之间。换句话说，同一个混合鳍片112的半导体部分112a的侧壁与介电部分112b的侧壁，在y方向上是连续的。在一些实施例中，当形成介电鳍片114及116时，可在沟槽中同时沉积一或多种介电材料，这将于下文进行详细描述。在许多实施例中，混合鳍片112的介电部分112b包括与介电鳍片114及/或116相同的介电材料。在替代实施例中，混合鳍片112的介电部分112b包括与那些包括于介电鳍片114及/或116中的介电材料不同的介电材料。

隔离结构106可包括氧化硅、氮化硅、氮氧化硅(siliconoxynitride)、氟掺杂硅酸盐玻璃(fluoride-dopedsilicateglass,fsg)、低k值介电材料、及/或其他合适的绝缘材料。隔离结构106可为浅沟槽隔离(shallowtrenchisolation,sti)特征。在一个实施例中，隔离结构106通过在基板102中蚀刻出沟槽而形成，例如，作为半导体鳍片110及混合鳍片110的形成工艺的一部分。接着，可以隔离材料填充(fill)沟槽，再加之以化学机械平坦化(chemicalmechanicalplanarization,cmp)工艺及/或回蚀刻(etch-back)工艺。在其他实施例中，隔离结构的形成，是通过在半导体鳍片110及混合鳍片110的侧壁上沉积介电材料，且不完全填充半导体鳍片110与混合鳍片110之间的沟槽来形成。换句话说，隔离结构106被形成为鳍片侧壁间隔物。其他隔离结构如场氧化物(fieldoxide)、硅局部氧化(localoxidationofsilicon,locos)、及/或其他合适的结构也是可能的。隔离结构106可包括多层结构，例如具有一或多层热氧化衬垫层(thermaloxidelinerlayer)。

于本实施例中，每个介电鳍片114被设置于半导体鳍片110与混合鳍片112之间，而每个介电鳍片116则被设置于两个半导体鳍片110之间。在一些实施例中，介电鳍片116定义每个sram单元沿着y方向的边界。值得注意的是，在两个混合鳍片112之间没有设置介电鳍片。借此，两个相邻的混合鳍片112之间的隔离距离130b(即鳍片间距或间隔)，小于两个相邻的半导体鳍片110之间的间隔130c，但大于相邻的半导体鳍片110与介电鳍片114/116之间的鳍片间距130a。在许多实施例中，介电鳍片114及116扩大了相邻鳍片之间的间隔距离，这提供了一些益处，例如防止相邻的源极/漏极外延特征的合并，以及增加源极/漏极外延特征上的源极/漏极接点特征的着陆区。在不存在介电鳍片的情况下，单元间距180可被缩小，进而降低单元尺寸并增加装置密度。

每个介电鳍片114及116可包括单一介电材料，或多个介电材料(例如：在多层结构中)。举例来说，介电鳍片114及116可各自包括氧化硅(例如：sio2)、碳氧化硅(例如：sioc)、氮碳氧化硅(siocn)、含碳氧化硅(siliconoxidewithcarboncontents)、含氮氧化硅(siliconoxidewithnitrogencontents)、氮基介电质(nitride-baseddielectric)、金属氧化物基介电质(metaloxide-baseddielectric)、氧化铪(hfo2)、氧化钽(ta2o5)、氧化钛(tio2)、氧化锆(zro2)、氧化铝(al2o3)、氧化钇(y2o3)、其他合适的介电材料或其组合。介电鳍片114及116可包括相似的介电材料，或是可选地，包括不同的介电材料。在一些实施例中，如下文所述，介电鳍片114及116被一起制造，具有相同的介电材料，且仅在它们相对于半导体鳍片110及混合鳍片112的位置上有所不同。

在一个实施例中，介电鳍片114及116的形成包括下列操作。首先，在如上所述率先形成鳍片之后，在半导体鳍片110及混合鳍片112的侧壁上沉积隔离结构106作为间隔层。在隔离结构106被掘入(recess)而低于半导体鳍片110及混合鳍片112之前，通过一系列图案化及蚀刻工艺在隔离结构106中形成沟槽。在一个实施例中，图案化及蚀刻工艺包括在半导体鳍片110、混合鳍片112、以及隔离结构106上形成图案化的光刻胶层(未图示)，以曝露隔离结构106将被移除的那些部分，并随后执行一或多个蚀刻工艺来移除隔离结构106的曝露部分，以形成沟槽。蚀刻工艺可为干式蚀刻工艺、湿式蚀刻工艺、反应式离子蚀刻(rie)工艺、或其组合。在那之后，于沟槽中沉积介电材料以形成介电鳍片114及116。介电材料的沉积可使用下列技术为之：化学气相沉积(chemicalvapordeposition,cvd)、物理气相沉积(physicalvapordeposition,pvd)、原子层沉积(atomiclayerdeposition,ald)、流动式化学气相沉积(flowablecvd,fcv)、或其他合适的方法。隔离结构106接着被平坦化(例如：通过一或多个cmp工艺)，以曝露每个半导体鳍片110和混合鳍片112的顶部表面，以及曝露每个介电鳍片114和116的顶部表面。在那之后，隔离结构106被掘入(例如：通过化学蚀刻工艺)，以低于每个半导体鳍片110、混合鳍片112、介电鳍片114及116的顶部表面。

栅极结构118包括栅极介电层(未图示)及栅极电极层(未图示)。栅极介电层可包括氧化硅(sio2)、氮氧化硅(sion)、氧化铝硅(alsio)、高k值介电材料如氧化铪(hfo2)、氧化锆(zro2)、氧化镧(la2o3)、氧化钛(tio2)、氧化钇(y2o3)、钛酸锶(strontiumtitanate,srtio3)、其他合适的金属氧化物、或其组合。栅极介电层可通过下列技术沉积：化学氧化(chemicaloxidation)、热氧化(thermaloxidation)、原子层沉积(ald)、或其他合适的方法。栅极电极层可包括功函数金属层(workfunctionmetallayer)、金属填充层(metalfilllayer)、以及其他合适的薄层，例如阻挡层(barrierlayer)及覆盖层(cappinglayer)。功函数金属层可为分别用于p型finfet及n型finfet的p型功函数层或n型功函数层。p型功函数层包括的材料如氮化钛(tin)、氮化钽(tan)、钌(ru)、钼(mo)、钨(w)、铂(pt)，其他合适的材料、或其组合。n型功函数层包括的材料如钛(ti)、铝(al)、碳化钽(tac)、碳化钽(tacn)、氮化钽(tasin)、其他合适的材料、或其组合。功函数金属层可包括多个薄层，并通过cvd、ald、pvd、其他合适的工艺、或其组合进行沉积。金属填充层可包括铝(al)、钨(w)、钴(co)、铜(cu)、其他合适的材料、或其组合。金属填充层可通过下列技术形成：cvd、pvd、ald、电镀(plating)、其他合适的工艺、或其组合。

每个装置100可进一步包括沿着每个栅极结构118的侧壁设置的栅极间隔物(未图示)。栅极间隔物可包括一或多层介电层，这些介电层具有氮化硅(si3n4)、氧化硅(sio2)、碳化硅(sic)、碳化硅氮化物(sicn)、氮氧化硅(sion)、碳氧化硅(sioc)、氮碳氧化硅(siocn)、低k值介电材料、其他材料或其组合。栅极间隔物可通过一或多种方法来形成，包括化学氧化、热氧化、ald、cvd、其他合适的方法、或其组合。

源极/漏极外延特征122可包括外延生长(epitaxiallygrown)的半导体材料(例如：外延生长的硅或碳化硅)，被配置以形成n型finfet，且可另外包括一或多种n型掺杂剂(例如：磷或砷)。p型源极/漏极外延特征124可包括外延生长的半导体材料(例如：外延生长的硅锗)，被配置以形成p型finfet，且可另外包括一或多种p型掺杂剂(例如：硼或铟)。源极/漏极外延特征122及124可通过下列技术形成：具有硅基前驱物(silicon-basedprecursor)的低压化学气相沉积(low-pressurecvd,lpcvd)工艺、选择性外延生长(selectiveepitaxialgrowth,seg)工艺、循环沉积与蚀刻(cyclicdepositionandetching,cde)工艺、或其他合适的外延生长工艺。在一些实施例中，介电鳍片114及/或116的高度足以(所具有的高度相近或高于每个半导体鳍片110及/或混合鳍片112的高度)防止附近的源极/漏极外延特征122及124彼此间意外的合并以及因此造成的短路。

本公开的一或多个实施例为半导体装置提供许多益处，然而这并非旨于限制。举例来说，本公开实施例提供的sram单元所具有的介电鳍片，夹设于两个相邻的p导电性型式半导体鳍片之间，以及夹设于p导电性型式半导体鳍片与n导电性型式半导体鳍片之间，但并未夹设于具有n导电性型式半导体部分的两个相邻的混合鳍片之间。此外，消除两个相邻的混合鳍片之间的介电鳍片，允许两个混合鳍片之间的间隔缩小，进而降低单元间距并增加装置密度。除此之外，在一些实施例中，每个混合鳍片皆包括沿着长度方向相邻于半导体部分设置的介电部分，其中介电部分被配置以作为蚀刻停止特征，以用于保护形成于相邻混合鳍片的半导体部分上的源极/漏极外延特征。

在本公开的一个实施方式中，本公开直指包括第一sram单元的一种集成电路，第一sram单元包括第一p型半导体鳍片、第一混合鳍片、第二混合鳍片、以及第二p型半导体鳍片，并以第一p型半导体鳍片、第一混合鳍片、第二混合鳍片、以及第二p型半导体鳍片的顺序沿着第一方向设置，且沿着大致上垂直于第一方向的第二方向纵向地定向，其中第一混合鳍片及第二混合鳍片皆包括介电部分及半导体部分。第一sram单元还包括设置于第一p型半导体鳍片与第一混合鳍片之间的第一介电鳍片，以及设置于第二混合鳍片与第二p型半导体鳍片之间的第二介电鳍片。在一个实施例中，第一介电鳍片及第二介电鳍片皆沿着第二方向纵向地定向，且第一混合鳍片与第二混合鳍片之间的间距，大于第一混合鳍片与第一介电鳍片之间的间距以及第二混合鳍片与第二介电鳍片之间的间距。更进一步地，第一sram单元包括多个栅极结构，沿着第一方向纵向地定向，并沿着第二方向彼此间隔，其中多个栅极结构接合第一介电鳍片、第二介电鳍片、第一p型半导体鳍片、第二p型半导体鳍片、第一混合鳍片、以及第二混合鳍片中的一或多者。

在一或多个实施例中，上述集成电路还包括第二sram单元，紧邻第一sram单元并沿着第二方向设置，其中第二sram单元的布局，是第一sram单元的布局相对于第一方向上的第一虚拟边界线的镜像。上述集成电路还包括第三sram单元，紧邻第二sram单元并沿着第一方向设置，第三sram单元的布局，是第二sram单元的布局相对于一第二虚拟边界线的镜像，其中第二虚拟边界线纵向地穿过第二介电鳍片。上述集成电路还包括第四sram单元，沿着第二方向紧邻第三sram单元且沿着第一方向紧邻第一sram单元设置，其中第四sram单元的布局，是第一sram单元的布局相对于第二虚拟边界线的镜像。在一或多个实施例中，上述集成电路还包括第三介电鳍片及第四介电鳍片，其中第一p型半导体鳍片被设置于第三介电鳍片与第一介电鳍片之间，第二p型半导体鳍片被设置于第二介电鳍片与第四介电鳍片之间，且第三介电鳍片及第四介电鳍片定义第一sram单元的边界。

在一或多个实施例中，上述集成电路还包括压接式接点，电性连接至第一混合鳍片，以及电性连接至设置于第一混合鳍片上的栅极结构中的一者。在一或多个实施例中，上述栅极结构包括第一栅极结构及第二栅极结构。第一栅极结构接合第一p型半导体鳍片、第二混合鳍片的半导体部分、以及第二p型半导体鳍片，以分别形成第一传输闸场效晶体管、第一上拉场效晶体管、以及第一下拉场效晶体管。第二栅极结构接合第一p型半导体鳍片、第一混合鳍片的半导体部分、以及第二p型半导体鳍片，以分别形成第二下拉场效晶体管、第二上拉场效晶体管、以及第二传输闸场效晶体管。在一或多个实施例中，第一混合鳍片与第二混合鳍片之间的空间，没有任何介电鳍片。在一或多个实施例中，第一混合鳍片的介电部分及第二混合鳍片的介电部分，皆被设置于两个相邻的栅极结构之间。

在本公开的另一个实施方式中，本公开直指一种sram单元，包括第一p型半导体鳍片、第一介电鳍片、第一混合鳍片、第二混合鳍片、第二介电鳍片、以及第二p型半导体鳍片，并以第一p型半导体鳍片、第一介电鳍片、第一混合鳍片、第二混合鳍片、第二介电鳍片、以及第二p型半导体鳍片的顺序沿着第一方向设置，且沿着大致上垂直于第一方向的第二方向纵向地定向。在一些实施例中，第一混合鳍片及第二混合鳍片皆具有包括n型半导体材料的第一部分及包括介电材料的第二部分。sram单元还包括设置于每个第一p型半导体鳍片及第二p型半导体鳍片上的多个n型源极/漏极外延特征、设置于每个第一混合鳍片的第一部分及第二混合鳍片的第一部分上的多个p型源极/漏极外延特征、以及多个源极/漏极接点，多个源极/漏极接点设置于每个多个p型源极/漏极外延特征、第一混合鳍片的第二部分、以及第二混合鳍片的第二部分上，并实体地接触每个多个p型源极/漏极外延特征、第一混合鳍片的第二部分、以及第二混合鳍片的第二部分，其中多个源极/漏极接点沿着第一方向纵向地定向。

在一或多个实施例中，上述sram单元还包括第一栅极结构及第二栅极结构，沿着第一方向纵向地定向；第一压接式接点，将第一栅极结构的一部分耦接至第一混合鳍片；以及第二压接式接点，将第二栅极结构的一部分耦接至第二混合鳍片。在一或多个实施例中，每个多个源极/漏极接点皆与第一介电鳍片及第二介电鳍片分隔。在一或多个实施例中，上述sram单元还包括一源极/漏极接点，设置于多个n型源极/漏极外延特征上，并实体地接触多个n型源极/漏极外延特征，其中多个n型源极/漏极外延特征设置于第一p型半导体鳍片、第一介电鳍片、以及第一混合鳍片的第一部分上。

在一或多个实施例中，上述sram单元还包括一源极/漏极接点，设置于多个n型源极/漏极外延特征上，并实体地接触多个n型源极/漏极外延特征，其中多个n型源极/漏极外延特征设置于第二p型半导体鳍片、第二介电鳍片、以及第二混合鳍片的第一部分上。在一或多个实施例中，第一p型半导体鳍片以第一间隔与第一混合鳍片分隔，第一混合鳍片与第二混合鳍片以第二间隔彼此分隔，而第二p型半导体鳍片以第三间隔与第二混合鳍片分隔，第二间隔小于第一间隔及第三间隔。在一或多个实施例中，第一间隔基本上相似于第三间隔。在一或多个实施例中，第二间隔小于第一间隔约25％。在一或多个实施例中，第一混合鳍片与第二混合鳍片彼此相邻。

在本公开的又一个实施方式中，本公开直指包括sram单元的一种集成电路，sram单元具有第一p型半导体鳍片、第一混合鳍片、第二混合鳍片、以及第二p型半导体鳍片，并以第一p型半导体鳍片、第一混合鳍片、第二混合鳍片、以及第二p型半导体鳍片的顺序沿着第一方向设置，且沿着大致上垂直于第一方向的第二方向纵向地定向，sram单元并具有第一介电鳍片，设置于第一p型半导体鳍片与第一混合鳍片之间、以及第二介电鳍片，设置于第二混合鳍片与第二p型半导体鳍片之间。在一些实施例中，第一介电鳍片及第二介电鳍片皆沿着第二方向纵向地定向，且第一混合鳍片与第二混合鳍片之间的间距，大于第一混合鳍片与第一介电鳍片之间的间距以及第二混合鳍片与第二介电鳍片之间的间距。在一些实施例中，第一混合鳍片及第二混合鳍片皆包括介电部分，以及沿着第二方向相邻于介电部分设置的半导体部分。上述sram单元还包括第一栅极结构及第二栅极结构，沿着第一方向纵向地定向，且彼此间沿着第二方向隔开，其中第一栅极接合第一p型半导体鳍片、第二混合鳍片的半导体部分、以及第二p型半导体鳍片，以分别形成第一传输闸场效晶体管、第一上拉场效晶体管、以及第一下拉场效晶体管，且其中第二栅极结构接合第一p型半导体鳍片、第一混合鳍片的半导体部分、以及第二p型半导体鳍片，以分别形成第二下拉场效晶体管、第二上拉场效晶体管、以及第二传输闸场效晶体管。

在一或多个实施例中，上述集成电路还包括压接式接点，设置于第一栅极结构的一部分及第二栅极结构的一部分的上方，其中第一栅极结构及第二栅极结构分别与第一混合鳍片及第二混合鳍片接合。在一或多个实施例中，第一混合鳍片与第二混合鳍片之间的间距，约为第一混合鳍片与第一介电鳍片之间的间距的1.5倍，以及约为第二混合鳍片与第二介电鳍片之间的间距的1.5倍。在一或多个实施例中，第一混合鳍片与第二混合鳍片之间的空间，没有任何介电鳍片。

前述内文概述多项实施例或范例的特征，如此可使于本技术领域中技术人员更佳地了解本公开的实施方式。本技术领域中技术人员应当理解他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中技术人员亦需理解，这些等效结构并未脱离本公开的构思及范围，且在不脱离本公开的构思及范围的情况下，可对本公开进行各种改变、置换以及变更。