半导体结构、三维存储器及制备方法与流程

本发明属于集成电路制造领域，特别涉及一种半导体结构、三维存储器及制备方法。

背景技术：

快闪存储器(flashmemory，简称闪存)是一种非易失性存储器(non-volatilememory，简称nvm)，也就是说当电源关掉，它所存储的数据不会消失。与之对应，动态随机存取存储器(dynamicrandomaccessmemory，简称dram)、静态随机存取存储器(staticrandomaccessmemory，简称sram)则是易失性存储器(volatilememory，vm)，电源关掉，所存储的数据会消失。

闪存存储单元(memorycell)结构的不同区分为norflash及nandflash二种，norflash具有较快的读取速度，但写入及擦除则较慢，其容量也远小于nandflash，但norflash可存取至任何选定的字节。一般ic内之嵌入式闪存(embeddedflash)均为norflash，主要用于存储行动装置及计算机内之启动、应用程序、操作系统和就地执行(execute-in-place，xip)的代码。norflash存储单元大小比nandflash大很多，也由于存储单元的结构，norflash在本质上比nandflash可靠。nandflash的读取速度稍慢，但写入及擦除则相对较norflash快很多，ic容量可达128gb以上，但它无法存取至特定的字节，而是以小块(page)方式处理数据。nandflash通常被用来作为大量数据存储器，现在市面上gb(gigabyte)级的u盘(usbflashdrive)及ssd固态硬盘(solidstatedrive/disk)均使用nandflash。

然而，现有台阶分布在阵列区的单边，且多为长台阶(longstaircase)，呈依次递增或递减，台阶往往做不同分区(两、三四分区)，例如，可以是沿某一方向(如x方向)三分区且递增，沿另一方向(如y方向)连续的台阶，x方向和y方向垂直。一般的，台阶形成后，进行氧化物填充和化学机械研磨，例如，由于台阶在y方向连续，所以填充物也是连续的。填充氧化物与台阶为不同材料，在相同热处理下，形变不一致，导致的应力和膨胀的差异，使得器件的核心区(core)和台阶区(stair-step，简称ss)结构性能恶化，甚至失效。

因此，如何提供一种半导体结构、三维存储器及制备方法以解决现有技术中的上述问题实属必要。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构、三维存储器及各自的制备方法，用于解决现有技术中台阶制备工艺难度大且由于应力和膨胀等导致器件结构性能恶化，甚至失效等问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述制备方法包括如下步骤：

提供半导体衬底，并于所述半导体衬底所在的平面内定义相互垂直的x方向及y方向，于垂直于所述半导体衬底所在的平面的方向上定义z方向；

于所述半导体衬底上形成叠层结构，所述叠层结构包括若干个沿所述z方向上堆叠的叠层材料单元，所述叠层结构包括沿所述x方向划分的存储区及连接区，且所述连接区至少包括第一连接分区及第二连接分区；

对所述叠层结构位于所述第一连接分区的部分进行预设层级数的预设刻蚀，刻蚀后所述第一连接分区剩余的所述叠层结构包括沿所述x方向依次划分的第一刻蚀区及第二刻蚀区，刻蚀所述叠层结构位于所述第一刻蚀区的部分，使所述第一刻蚀区的底面比所述第二刻蚀区的底面低至少一个层级，其中，一个层级包括一个所述叠层材料单元，同步刻蚀所述叠层结构位于所述第一刻蚀区及所述第二刻蚀区的部分，形成位于所述第一刻蚀区的第一阶梯结构及位于所述第二刻蚀区的第二阶梯结构，所述第一阶梯结构自中心向外逐步升高，所述第二阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第一引出台阶，且相邻级数的所述第一引出台阶之间相差s个所述层级，s大于等于1

所述第二连接分区包括沿所述x方向依次划分的第三刻蚀区及第四刻蚀区，刻蚀所述叠层结构位于所述第三刻蚀区的部分，使所述第三刻蚀区的底面比所述第四刻蚀区的底面低至少一个层级，同步刻蚀所述叠层结构位于所述第三刻蚀区及所述第四刻蚀区的部分，形成位于所述第三刻蚀区的第三阶梯结构及位于所述第四刻蚀区的第四阶梯结构，所述第三阶梯结构自中心向外逐步升高，所述第四阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第二引出台阶，且相邻级数的所述第二引出台阶之间相差所述s个所述层级，所述第二引出台阶的级数与所述第一引出台阶的级数之和等于所述待形成台阶的级数。

可选地，所述连接区还包括第三连接分区至第n连接分区，n为大于三的整数，对所述叠层结构位于所述第三连接分区至所述第n连接分区的部分分别进行预设层级数的预设刻蚀，得到若干个连续的不同级数的第三引出台阶至若干个连续的不同级数的第n引出台阶，且各连接分区的预设刻蚀的预设层级数不同，与所述第一连接分区的预设刻蚀的预设层级数也不同，且所述第一引出台阶至所述第n引出台阶的级数之和等于所述待形成台阶的级数，且对于每一组引出台阶，在其他组引出台阶中，存在一组引出台阶中的最低级台阶与该组引出台阶中的最高级台阶相差所述s个层级，且存在另外一组引出台阶中的最高级台阶与该组引出台阶中的最低级台阶之间相差所述s个层级。

可选地，各组引出台阶的级数与对应连接分区的预设刻蚀的预设层级数之和等于所述待形成台阶的级数，且所述第一引出台阶的级数至所述第n引出台阶的级数均相等。

可选地，形成所述第一阶梯结构及所述第二阶梯结构的步骤包括：

a)于所述第一连接分区上形成具有开口的掩膜层，所述开口将所述掩膜层划分为位于所述第一刻蚀区上的第一掩膜及位于所述第二刻蚀区上的第二掩膜，且所述开口显露所述第一刻蚀区靠近所述第二刻蚀区的边缘的预设距离；

b)基于所述掩膜层对所述第一连接分区进行刻蚀，以于所述第一刻蚀区形成第一台阶，其中，刻蚀深度为m个层级，m为大于等于1的整数；

c)对所述第二掩膜进行修整，使所述第二掩膜自靠近所述第一掩膜的一侧向远离所述第一掩膜的方向回缩所述预设距离，并基于修整后的所述掩膜层对所述第一连接分区进行刻蚀，刻蚀深度为所述m个层级，以于所述第二刻蚀区形成第二台阶，且所述第一台阶下降所述m个层级；

d)对所述第一掩膜进行修整，使所述第一掩膜自靠近所述第二掩膜的一侧向远离所述第二掩膜的方向回缩所述预设距离，并基于修整后的所述掩膜层对所述第一连接分区进行刻蚀，刻蚀深度为所述m个层级，以于所述第一刻蚀区形成第三台阶，且所述第一台阶及所述第二台阶均下降所述m个层级；

e)重复步骤c)至步骤d)至少一次，使台阶级数增多。

可选地，所述存储区包括第一存储分区及第二存储分区，且所述第一存储分区、所述连接区及所述第二存储分区依次设置。

可选地，所述连接区包括第一部分及第二部分，且所述第一部分、所述存储区及所述第二部分依次设置，其中，所述第一部分至少包括所述第一连接分区，所述第二部分至少包括所述第二连接分区。

可选地，对所述连接区沿所述x方向至少划分为第一部分及第二部分，沿所y方向划分为对称的第一辅助区及第二辅助区，所述第一部分与所述第一辅助区或所述第二辅助区交叠的部分构成所述第一连接分区，所述第二部分与所述第一辅助区或所述第二辅助区交叠的部分构成所述第二连接分区，且沿所述y方向上与所述第一连接分区相对陈的部分构成第一连接辅助区，沿所述y方向上与所述第二连接分区相对陈的部分构成第二连接辅助区，对所述第一连接分区进行所述预设刻蚀之后且在对所述第一连接分区及所述第二连接分区进行所述x方向的刻蚀之前还包括步骤：

沿所述y方向上至少对所述叠层结构位于所述第一辅助区及所述第二辅助区与所述第一部分及所述第二部分交叠的部分进行同步刻蚀，形成位于所述第一辅助区的第一辅助阶梯结构及位于所述第二辅助区的第二辅助阶梯结构，所述第一辅助阶梯结构自中心向外逐步降低，所述第二辅助阶梯结构自中心向外逐步降低。

可选地，所述第一辅助阶梯结构及所述第二辅助阶梯结构的级数相等，且与所述第一刻蚀区的底面比所述第二刻蚀区的底面所低的层级数以及所述第三刻蚀区的底面比所述第四刻蚀区的底面所低的层级数均相等；所述叠层材料单元包括叠置的介质层与牺牲层。

可选地，形成所述第一辅助阶梯结构及所述第二辅助阶梯结构的步骤包括：

f)至少于所述第一辅助区及所述第二辅助区与所述第一部分及所述第二部分交叠的部分上形成光阻层，且显露所述第一辅助区及所述第二辅助区的边缘的预设辅助间距；

g)基于所述光阻层对所述叠层结构进行k层级的刻蚀，以于所述第一辅助区形成第一辅助台阶，并于所述第二辅助区形成第二辅助台阶，k为大于等于1的整数；

h)对所述光阻层进行修整，使所述光阻层沿所述y方向上自两侧向中心分别回缩所述预设辅助间距，并基于修整后的所述光阻层对所述叠层结构进行刻蚀，以于所述第一辅助区形成第三辅助台阶，并于所述第二辅助区形成第四辅助台阶，所述第一辅助台阶及所述第二辅助台阶均下降所述k层级；

i)重复步骤h)至少一次，使辅助台阶级数增多。

可选地，所述连接区沿所y方向上至少包括第一辅助区及第二辅助区，所述第一连接分区与所述第二连接分区沿所述x方向上平行设置，且沿所述y方向上的宽度相等，所述第一辅助区及所述第二辅助区沿所述y方向上分别设置在所述连接区的两侧，且所述第一辅助区及所述第二辅助区的高度与所述第一连接分区及所述第二连接分区中最高的引出台阶的高度相等。

本发明还提供一种三维存储器的制备方法，所述三维存储器的制备方法包括采用如上述方案中任意一项所述的半导体结构的制备方法制备所述半导体结构的步骤。

本发明还提供一种半导体结构，其中，所述半导体结构优选采用本发明提供的半导体结构的制备方法制备得到，当然也可以采用其他方法制备得到，所述半导体结构包括：

半导体衬底，所述半导体衬底所在的平面内定义有相互垂直的x方向及y方向，垂直于所述半导体衬底所在的平面的方向上定义有z方向；

叠层结构，包括若干个沿所述z方向上堆叠的叠层材料单元，所述叠层结构包括沿所述x方向划分的存储区及连接区，且所述连接区至少包括第一连接分区及第二连接分区；

所述第一连接分区的叠层结构形成有沿z方向设置的第一阶梯结构及第二阶梯结构，所述第一阶梯结构自中心向外逐步升高，所述第二阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第一引出台阶，其中，所述第一阶梯结构的底面比所述第二阶梯结构的底面少至少一个层级，一个层级包括一个所述叠层材料单元，相邻级数的所述第一引出台阶之间相差s所述层级，s为大于等于1的整数；

所述第二连接分区的叠层结构形成有沿z方向设置的第三阶梯结构及第四阶梯结构，所述第三阶梯结构自中心向外逐步升高，所述第四阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第二引出台阶，且相邻级数的所述第二引出台阶之间相差所述s个所述层级，其中，所述第二引出台阶的级数与所述第一引出台阶的级数之和等于所述待形成台阶的级数。

可选地，所述连接区还包括第三连接分区至第n连接分区，n为大于三的整数，其中，各连接分区对应包括若干个连续的不同级数的第三引出台阶至若干个连续的不同级数的第n引出台阶，其中，所述第一引出台阶至所述第n引出台阶的级数之和等于所述待形成台阶的级数，且对于每一组引出台阶，在其他组引出台阶中，存在一组引出台阶中的最低级台阶与该组引出台阶中的最高级台阶相差所述s个层级，且存在另外一组引出台阶中的最高级台阶与该组引出台阶中的最低级台阶之间相差所述s个层级。

可选地，所述第一引出台阶的级数至所述第n引出台阶的级数均相等；所述叠层材料单元包括叠置的介质层与栅极导电层。

可选地，所述存储区包括第一存储分区及第二存储分区，且所述第一存储分区、所述连接区及所述第二存储分区依次设置。

可选地，所述连接区包括第一部分及第二部分，且所述第一部分、所述存储区及所述第二部分依次设置，其中，所述第一部分至少包括所述第一连接分区，所述第二部分至少包括所述第二连接分区。

可选地，所述连接区沿所述x方向至少划分为第一部分及第二部分，沿所y方向划分为对称的第一辅助区及第二辅助区，所述第一部分与所述第一辅助区或所述第二辅助区交叠的部分构成所述第一连接分区，所述第二部分与所述第一辅助区或所述第二辅助区交叠的部分构成所述第二连接分区，且沿所述y方向上与所述第一连接分区相对陈的部分构成第一连接辅助区，沿所述y方向上与所述第二连接分区相对陈的部分构成第二连接辅助区，其中：

所述第一辅助区的所述叠层结构形成有沿z方向设置的第一辅助阶梯结构，所述第二辅助区的所述叠层结构形成有若干层沿z方向设置的第二辅助阶梯结构，所述第一辅助阶梯结构自中心向外逐步降低，所述第二辅助阶梯结构自中心向外逐步降低。

可选地，所述第一辅助阶梯结构及所述第二辅助阶梯结构的级数相等，且与所述第一阶梯结构的底面比所述第二阶梯结构的底面所低的层级数以及所述第三阶梯结构的底面比所述第四阶梯结构的底面所低的层级数均相等；所述待形成台阶中相邻级数的台阶面之间相差一个所述层级。

可选地，所述连接区沿所y方向上至少包括第一辅助区及第二辅助区，所述第一连接分区与所述第二连接分区沿所述x方向上平行设置，且沿所述y方向上的宽度相等，所述第一辅助区及所述第二辅助区沿所述y方向上分别设置在所述连接区的两侧，且所述第一辅助区及所述第二辅助区的高度与所述第一连接分区及所述第二连接分区中最高的引出台阶的高度相等。

本发明还提供一种三维存储器结构，所述三维存储器结构包括如上述方案中任意一项所述的半导体结构。

如上所述，本发明的半导体结构及其制备方法以及三维存储器结构及其制备方法，采用预设刻蚀(chop)以及同步刻蚀(trimandetch，对掩膜层交替进行修整和刻蚀的工艺)相结合的工艺，降低了器件制备的工艺难度减少了掩膜版数量，结合x方向及y方向的刻蚀实现了需要台阶的制备，切断了y方向上阶梯的连续性，也就切断了后续在台阶上填充氧化物等材料的连续性，改善了材料的应力和膨胀，提高了器件的稳定性，将需要形成的台阶分成至少两个部分进行分别形成，将连接区设置在存储区的中间或者两侧，可以实现台阶的灵活布置，降低了制备的工艺难度，可以缩短字线的长度，加强了字线的控制能力，降低了延时。

附图说明

图1显示为本发明半导体结构制备的工艺流程图。

图2显示为本发明实施例一中第二连接分区划分的结构示意图。

图3显示为本发明实施例一中形成第一级台阶的示意图。

图4显示为本发明实施例一中形成第二级台阶的示意图。

图5显示为本发明实施例一中形成第三级台阶的示意图。

图6显示为本发明实施例一中形成第四级台阶的示意图。

图7显示为本发明实施例一中第一连接分区及周围叠层结构划分示意图。

图8显示为本发明实施例一中对第一连接分区进行预设刻蚀后的结构示意图。

图9显示为本发明实施例一中对第一连接分区进行y方向刻蚀形成第一阶梯的图示。

图10显示为本发明实施例一中对第一连接分区进行y方向刻蚀形成第二阶梯的图示。

图11显示为本发明实施例一中对第一连接分区进行y方向刻蚀形成第三阶梯的图示。

图12显示为本发明实施例一中对第二连接分区进行y方向刻蚀形成阶梯结构的图示。

图13显示为本发明实施例一中一示例形成144级台阶的台阶分布图。

图14显示为图13的示例中形成台阶的一截面结构示意图。

图15显示为本发明实施例二中一示例形成144级台阶的台阶分布图。

图16显示为本发明实施例一中连接区及存储区排布的一种示例的示意图。

图17显示为本发明实施例一中连接区及存储区排布的另外一种示例的示意图。

元件标号说明

100半导体衬底

200叠层结构

201a、202a、203a、204a、205a、206a、207a、208a介质层

201b、202b、203b、204b、205b、206b、207b、208b牺牲层

200a第三刻蚀区

200b第四刻蚀区

300掩膜层

301第一掩膜

302第二掩膜

400a第一连接分区周围叠层结构

400b第一连接分区

500光阻层

a1、a2、a3、a4、b1、b2、b3、c1、c2、c3、d1、台阶

d2、d3、e1、e2、e3

701、601第一连接分区

702、602第二连接分区

703、603第三连接分区

800连接区

801第一连接分区

802第二连接分区

803第三连接分区

804第一存储分区

805第二存储分区

900存储区

901第一连接部分

902第二连接部分

903第一连接分区

904第二连接分区

905第三连接分区

s1～s4步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

实施例一：

如图1所示，本实施例提供一种半导体结构的制备方法，所述制备方法包括如下步骤：

提供半导体衬底，并于所述半导体衬底所在的平面内定义相互垂直的x方向及y方向，于垂直于所述半导体衬底所在的平面的方向上定义z方向；

于所述半导体衬底上形成叠层结构，所述叠层结构包括若干个沿所述z方向上堆叠的叠层材料单元，所述叠层结构包括沿所述x方向划分的存储区及连接区，且所述连接区至少包括第一连接分区及第二连接分区；

对所述叠层结构位于所述第一连接分区的部分进行预设层级数的预设刻蚀，刻蚀后所述第一连接分区剩余的所述叠层结构包括沿所述x方向依次划分的第一刻蚀区及第二刻蚀区，刻蚀所述叠层结构位于所述第一刻蚀区的部分，使所述第一刻蚀区的底面比所述第二刻蚀区的底面低至少一个层级，其中，一个层级包括一个所述叠层材料单元，同步刻蚀所述叠层结构位于所述第一刻蚀区及所述第二刻蚀区的部分，形成位于所述第一刻蚀区的第一阶梯结构及位于所述第二刻蚀区的第二阶梯结构，所述第一阶梯结构自中心向外逐步升高，所述第二阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第一引出台阶，且相邻级数的所述第一引出台阶之间相差s个所述层级，s大于等于1；

所述第二连接分区包括沿所述x方向依次划分的第三刻蚀区及第四刻蚀区，刻蚀所述叠层结构位于所述第三刻蚀区的部分，使所述第三刻蚀区的底面比所述第四刻蚀区的底面低至少一个层级，同步刻蚀所述叠层结构位于所述第三刻蚀区及所述第四刻蚀区的部分，形成位于所述第三刻蚀区的第三阶梯结构及位于所述第四刻蚀区的第四阶梯结构，所述第三阶梯结构自中心向外逐步升高，所述第四阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第二引出台阶，且相邻级数的所述第二引出台阶之间相差所述s个所述层级，其中，所述第二引出台阶的级数与所述第一引出台阶的级数之和等于所述待形成台阶的级数，所述第一引出台阶中的最高级台阶与所述第二引出台阶中的最低级台阶之间相差所述s个所述层级。

下面将结合附图详细说明本发明的半导体结构的制备方法。

如图1中的s1及图2所示，提供半导体衬底100，并于所述半导体衬底100所在的平面内定义相互垂直的x方向及y方向，于垂直于所述半导体衬底100所在的平面的方向上定义z方向，其中，图2中只示出了所述x方向和所述z方向，所述x方向、所述y方向以及所述z方向可以构成一三维立体坐标系。另外，所述半导体衬底100包括但不限于si、ge、sige、sic、iii-v族化合物、绝缘体上硅(soi)等半导体衬底。

如图1中的s1及图2所示，于所述半导体衬底100上形成叠层结构200，所述叠层结构200包括若干个沿所述z方向上堆叠的叠层材料单元，所述叠层结构200包括沿所述x方向划分的存储区及连接区，且所述连接区至少包括第一连接分区及第二连接分区，其中，图2仅为示例，所述半导体衬底100与所述叠层结构200之间还可以设有其它层结构，此处不应过分限制本发明的保护范围。

对于所述叠层材料单元，在一示例中，可以是在z方向上交替堆叠的介质层与牺牲层，作为示例，采用化学气相沉积法、物理气相沉积法、原子层沉积法等方法在所述半导体衬底上交替沉积所述介质层与所述牺牲层，例如为8层级、16层级、32层级、64层级、96层级、128层级、136层级、144层级等，其中，一个层级包括一个所述叠层材料单元，即一个层级包括一对堆叠的所述介质层及所述牺牲层。本实施例中，交替堆叠形成8个层级(tier)，包括自下而上依次包括介质层201a、牺牲层201b、介质层202a、牺牲层202b、介质层203a、牺牲层203b、介质层204a、牺牲层204b、介质层205a、牺牲层205b、介质层206a、牺牲层206b、介质层207a、牺牲层207b、介质层208a、牺牲层208b。

另外，对于所述叠层结构200沿所述x方向的划分中，所述连接区至少包括两个连接分区，即第一连接分区及第二连接分区，这里需要说明的，对所述第一连接分区及所述第二连接分区进行不同方法的刻蚀，可以认为是代表两种连接分区。当然，所述连接区还可以包括三个或者三个以上的连接分区，可以命名为第三连接分区以及第n连接分区，其中，n为大于等于3的整数。其中，在一示例中，在各个连接分区中形成台阶，各台阶与器件结构的存储区相连接，进一步，可以是与存储区中的栅极电连接，从而基于后续形成的台阶实现栅极的电性引出。

下面以两个连接分区为例继续说明本发明基于步骤s3和s4的半导体结构的制备方法。对于本实施例的描述，需要说明的是，图1显示为本发明半导体结构制备方法的制备工艺流程；图2-6显示为对一种连接分区的x方向进行刻蚀的刻蚀过程结构示意图；图7-8显示为对另一种连接分区进行所述预设刻蚀后的结构示意图；图9-11显示为对图7-8所示种类的连接分区进行y方向刻蚀的刻蚀过程结构示意图；图12显示为对图2-6所示种类的连接分区进行y方向刻蚀的刻蚀过程结构示意图；图13-15显示为本发明对不同分布的连接区同时进行x方向和y方向刻蚀后得到的台阶的示意图，其中，图14显示为图13结构形成台阶的一截面结构示意图；图16-17显示为存储区和连接区进行不同划分即分布的示意图。

如图2-8所示，显示为对所述叠层结构200位于所述第一连接分区及所述第二连接分区进行所述x方向刻蚀的示意图，其中，对所述第一连接分区及所述第二连接分区在刻蚀工艺上的差异在于对所述第一连接分区先进行一次预设刻蚀(chop)，即将所述叠层结构位于所述第一连接分区的部分先刻蚀掉预设层级数，其中，一个层级包括一个所述叠层材料单元，即在一示例中，一个层级包括一对堆叠的所述介质层及所述牺牲层，在此之后，对所述第一连接分区及所述第二连接分区进行刻蚀的工艺类似。

为了便于图示，下面以不进行所述预设刻蚀的所述第二连接分区为例进行说明：

首先，如图2所示，对所述第二连接分区进行所述x方向上的划分，所述第二连接分区包括沿所述x方向依次划分的第三刻蚀区200a及第四刻蚀区200b，如可以是从三维坐标系的x轴延伸的方向划分，优选地，所述第三刻蚀区200a与所述第四刻蚀区200b相邻接。进一步优选地，所述第三刻蚀区200a与所述第四刻蚀区200b沿所述x方向的长度相等。

接着，参考图3，刻蚀所述第三刻蚀区200a，使所述第三刻蚀区200a的底面比所述第四刻蚀区200b的底面低至少一个层级。其中，所述第三刻蚀区200a的底面比所述第四刻蚀区200b的底面低至少一个层级指的是：基于此次刻蚀，使得所述第三刻蚀区200a形成的阶梯结构的最底面(最底层台阶的台阶面)比所述第四刻蚀区200b形成的阶梯结构的最底面(最底层台阶的台阶面)低至少一个层级。这里，该次刻蚀中，对所述第三刻蚀区200a刻蚀的层级数即为所述第三刻蚀区200a比所述第四刻蚀区200b的底面低的层级数。另外，由于后续需要形成阶梯结构，此次的刻蚀也不是对所述第三刻蚀区200a的整体刻蚀。

继续，参考图4-6，同步刻蚀所述叠层结构200位于所述第三刻蚀区200a及所述第四刻蚀区200b的部分，形成位于所述第三刻蚀区200a的第三阶梯结构及位于所述第四刻蚀区200b的第四阶梯结构，所述第三阶梯结构自中心向外逐步升高，所述第四阶梯结构自中心向外逐步升高，这里的中心可以认为是所述第三刻蚀区与第四刻蚀区的相接触的界面，以使各台阶面构成若干个连续的不同级数的第二引出台阶，且相邻级数的所述第二引出台阶之间相差所述s个所述层级，s为大于等于1的整数，其中，经过该步骤的刻蚀后，形成所述第三台阶结构及所述第四台阶结构，以得到需要级数的台阶。

在一具体示例的刻蚀过程中，如图3所示，显示为所述第三刻蚀区200a的底面比所述第四刻蚀区200b的底面低2个层级。其中，该次刻蚀的步骤包括：于所述第二连接分区上形成具有开口的掩膜层300，所述开口将所述掩膜层划分为位于所述第三刻蚀区200a上的第一掩膜301及位于所述第四刻蚀区200b上的第二掩膜302，且所述开口显露所述第三刻蚀区200a靠近所述第四刻蚀区200b的边缘的预设距离d，其中，所述开口定义了形成在所述第三刻蚀区200a的阶梯结构的最底层台阶的台阶面，即所述最底面，基于所述掩膜层300对所述第二连接分区进行刻蚀，以于所述第三刻蚀区200a形成第一台阶a1(最底层台阶)，其中，刻蚀深度为m个层级，m为大于等于1的整数，此处m选择2。

接着，在该具体的示例中，如图4所示，对所述第二掩膜302进行修整，使所述第二掩膜302自靠近所述第一掩膜301的一侧向远离所述第一掩膜301的方向回缩所述预设距离d，并基于修整后的所述掩膜层300对所述第二连接分区进行刻蚀，刻蚀深度为所述m个层级，这里m选择为2个层级，选择为与第一次刻蚀的深度一致，以于所述第四刻蚀区形成第二台阶a2，且所述第一台阶a1下降所述m个层级，需要说明的是，在图3所示步骤的刻蚀中形成第一台阶a1，该次刻蚀中，所述第一台阶a1同时被刻蚀下降所述m个层级，实际显露的材料层发生了变化，但由于进行同步刻蚀使得相对的层级没有发生变化，这里为了便于描述，在后续的刻蚀中仍材料所述第一台阶a1进行描述，其他台阶同理；接着，如图5所示，对所述第一掩膜301进行修整，使所述第一掩膜301自靠近所述第二掩膜302的一侧向远离所述第二掩膜302的方向回缩所述预设距离，并基于修整后的所述掩膜层300对所述第二连接分区进行刻蚀，刻蚀深度为所述m个层级，以于所述第三刻蚀区形成第三台阶a3，且所述第一台阶a1及所述第二台阶a2均下降所述m个层级；接着，如图6所示，重复上述步骤至少一次，使台阶级数增多，其中，图6显示重复修整所述第二掩膜302一次，形成第四台阶a4，当然，后续还可以形成更多层数的台阶，以得到第三阶梯结构和第四阶梯结构。

可以看出，所述第三阶梯结构的最底面比所述第四阶梯结构的最底面低m个层级，即第一次刻蚀的刻蚀深度，在上述示例中，选择修整所述第一掩膜301及所述第二掩膜302后进行刻蚀的深度也为所述m个层级，当然，在其他示例中，后续刻蚀的层级数可以依据实际情况进行选择，此外，图6显示为得到了4级所述第二引出台阶，各相邻级数的第二引出台阶之间相差2个所述层级，这取决于刻蚀的深度，可以依据实际需求进行选择，在一示例中，对所述第二连接分区的叠层结构只进行所述x方向的刻蚀，进行每次刻蚀的深度选择为一致，均为m各层级，且所述m各层级与相邻级数的台阶之间的高度差s个层级选择一致。

另外，参照上述对所述第二连接分区的刻蚀过程的描述以及图7-8所示，下面对所述第一连接分区的刻蚀进行说明，首先，如图7所示，显示为所述第一连接分区400b及与其相邻接的所述叠层结构(即，所述第一连接分区周围叠层结构400a)，接着，如图8所示，对所述第一连接分区400b进行所述预设刻蚀(chop)，其中，进行所述预设刻蚀的所述预设层级数依据实际进行选择。接着，类比对所述第二连接分区的刻蚀区域的划分，对所述预设刻蚀后所述第一连接分区剩余的部分进行划分，其包括沿所述x方向依次划分的第一刻蚀区及第二刻蚀区，这里，由于对所述第一连接分区进行了刻蚀，为了便于描述可以直接称其剩余的叠层结构为第一连接分区，刻蚀所述叠层结构位于所述第一刻蚀区的部分，使所述第一刻蚀区的底面比所述第二刻蚀区的底面低至少一个层级，其中，一个层级包括一个所述叠层材料单元，同步刻蚀所述叠层结构位于所述第一刻蚀区及所述第二刻蚀区的部分，形成位于所述第一刻蚀区的第一阶梯结构及位于所述第二刻蚀区的第二阶梯结构，所述第一阶梯结构自中心向外逐步升高，所述第二阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第一引出台阶，且相邻级数的所述第一引出台阶之间相差s个所述层级，s大于等于1。其中，对所述第一连接分区的上述刻蚀可以参见对所述第二连接分区的刻蚀，作为示例，形成所述第一阶梯结构及所述第二阶梯结构的步骤包括：

a)于所述第一连接分区上形成具有开口的掩膜层，所述开口将所述掩膜层划分为位于所述第一刻蚀区上的第一掩膜及位于所述第二刻蚀区上的第二掩膜，且所述开口显露所述第一刻蚀区靠近所述第二刻蚀区的边缘的预设距离；

b)基于所述掩膜层对所述第一连接分区进行刻蚀，以于所述第一刻蚀区形成第一台阶，其中，刻蚀深度为m个层级，m为大于等于1的整数；

c)对所述第二掩膜进行修整，使所述第二掩膜自靠近所述第一掩膜的一侧向远离所述第一掩膜的方向回缩所述预设距离，并基于修整后的所述掩膜层对所述第一连接分区进行刻蚀，刻蚀深度为所述m个层级，以于所述第二刻蚀区形成第二台阶，且所述第一台阶下降所述m个层级；

d)对所述第一掩膜进行修整，使所述第一掩膜自靠近所述第二掩膜的一侧向远离所述第二掩膜的方向回缩所述预设距离，并基于修整后的所述掩膜层对所述第一连接分区进行刻蚀，刻蚀深度为所述m个层级，以于所述第一刻蚀区形成第三台阶，且所述第一台阶及所述第二台阶均下降所述m个层级；

e)重复步骤c)至步骤d)至少一次，使台阶级数增多。

基于上述对所述叠层结构的刻蚀，所述第二引出台阶的级数与所述第一引出台阶的级数之和等于所述待形成台阶的级数，也就是说，如果需要形成36个台阶，可以是基于所述第一连接分区形成18个台阶，基于所述第二连接分区形成18个台阶，即可以是所述第一连接分区形成第1级至第18级台阶，所述第二连接分区形成低19级至第36级台阶，进行所述预设刻蚀的对应的分区形成较低的台阶级数，也可以是，可以是基于所述第一连接分区形成32个台阶，基于所述第二连接分区形成4个台阶，具体可以依据实际设定。通过上述方案，可以将需要形成的台阶分成至少两个部分进行分别形成，从而可以实现台阶的灵活布置，降低了制备的工艺难度，减少掩膜板的使用，切断了连续的台阶结构，改善了应力及材料膨胀。在一示例中，所述第一引出台阶中的最高级台阶与所述第二引出台阶中的最低级台阶之间相差所述s个所述层级，即在需要形成的台阶中，任意相邻级数的台阶之间相差的技术均相等，从而可以得到高度上均匀分布的台阶，并得到连续均匀的整体台阶。

作为示例，所述连接区还包括第三连接分区至第n连接分区，n为大于三的整数，其中，对所述叠层结构位于所述第三连接分区至所述第n连接分区的部分分别进行预设层级数的预设刻蚀，得到若干个连续的不同级数的第三引出台阶至若干个连续的不同级数的第n引出台阶，且各连接分区的预设刻蚀的预设层级数不同，与所述第一连接分区的预设刻蚀的预设层级数也不同，且所述第一引出台阶至所述第n引出台阶的级数之和等于所述待形成台阶的级数。也就是说，对所述连接区进行划分时其包括三个或者三个以上的分区，即所述n个分区，这里有1个分区是不进行所述预设刻蚀(chop)的，其他的分区各自都进行了所述预设刻蚀，且每一个分区进行所述预设刻蚀的层级数均不同，再按照所述第二连接分区的刻蚀方式对所述预设刻蚀后其下方的叠层结构进行刻蚀，通过上述方案，将所述连接区通过形成至少三个连接分区的方式形成至少三组阶梯结构，最终得到所需要的台阶。

作为一示例，各组引出台阶的级数与对应连接分区的预设刻蚀的预设层级数之和等于所述待形成台阶的级数，且所述第一引出台阶的级数至所述第n引出台阶的级数均相等，且对于每一组引出台阶，在其他组引出台阶中，存在一组引出台阶中的最低级台阶与该组引出台阶中的最高级台阶相差所述s个层级，且存在另外一组引出台阶中的最高级台阶与该组引出台阶中的最低级台阶之间相差所述s个层级。其中，在该示例中，各组引出台阶的级数与对应连接分区的预设刻蚀的预设层级数之和等于所述待形成台阶的级数，即该组所chop掉的层级数即为其他各组形成的引出台阶的级数，且基于该示例形成的待形成台阶，各组均形成高度差相等的台阶，即相邻级数台阶之间相差的层级数相同，该示例中选择为1个层级。

如图9-12所示，对于所述叠层结构200还进行所述y方向的刻蚀，从而可以基于所述y方向上的刻蚀和所述x方向上的刻蚀共同形成需要的台阶，其中，在一示例中，先对需要进行预设刻蚀的连接分区进行x方向上的所述预设刻蚀(chop)，之后对所述y方向上的叠层结构200进行刻蚀，再对各连接分区的所述叠层结构进行x方向上的类似所述第二连接分区的同步刻蚀，形成阶梯结构，得出引出台阶，下面结合附图具体说明所述y方向上的刻蚀：

首先，对所述连接区沿所述x方向至少划分为第一部分及第二部分，沿所y方向划分为对称的第一辅助区501及第二辅助区502，所述第一部分与所述第一辅助区或所述第二辅助区交叠的部分构成所述第一连接分区，所述第二部分与所述第一辅助区或所述第二辅助区交叠的部分构成所述第二连接分区，且沿所述y方向上与所述第一连接分区相对陈的部分构成第一连接辅助区，沿所述y方向上与所述第二连接分区相对陈的部分构成第二连接辅助区，对所述第一连接分区进行所述预设刻蚀(chop)之后且在对所述第一连接分区及所述第二连接分区进行所述x方向的刻蚀之前还包括步骤：

沿所述y方向上至少对所述叠层结构位于所述第一辅助区501及所述第二辅助区502与所述第一部分及所述第二部分交叠的部分进行同步刻蚀，形成位于所述第一辅助区的第一辅助阶梯结构及位于所述第二辅助区的第二辅助阶梯结构，所述第一辅助阶梯结构自中心向外逐步降低，所述第二辅助阶梯结构自中心向外逐步降低，这里的中心可以是指所述第一辅助区501及所述第二辅助区502相接触的界面，该步骤切断了阶梯在y方向上的连续性。

在一示例的刻蚀中，形成所述第一辅助阶梯结构及所述第二辅助阶梯结构的步骤包括：

首先，如图9所示，至少于所述第一辅助区501及所述第二辅助区502与所述第一部分及所述第二部分交叠的部分上形成光阻层500，且显露所述第一辅助区501及所述第二辅助区502的边缘的预设辅助间距；然后，基于所述光阻层500对所述叠层结构200进行k层级的刻蚀，以于所述第一辅助区501形成第一辅助台阶c1，并于所述第二辅助区502形成第二辅助台阶b1，k为大于等于1的整数；

如图10所示，对所述光阻层500进行修整，使所述光阻层500沿所述y方向上自两侧向中心分别回缩所述预设辅助间距，并基于修整后的所述光阻层500对所述叠层结构200进行刻蚀，以于所述第一辅助区501形成第三辅助台阶c2，并于所述第二辅助区502形成第四辅助台阶b2，所述第一辅助台阶c1及所述第二辅助台阶b2均下降所述k层级；

另外，还可以重复步骤h)至少一次，使辅助台阶级数增多。

参见图11所示，显示为去除所述光阻层500之后以于所述第一辅助区501形成第五辅助台阶c3，并于所述第二辅助区502形成第六辅助台阶b3，以形成的沿所述y方向具有6个台阶的结构。其中，图9-图11显示为进行预设刻蚀(chop)的所述第一连接分区进行y方向上刻蚀的示例，图10显示为不进行预设刻蚀(chop)的所述第二连接分区进行y方向上刻蚀的示例，形成台阶d1、d2、d3、e1、e2、e3。

其中，本发明采用所述预设刻蚀(chop)以及同步刻蚀(trimandetch，对掩膜层交替进行修整然后刻蚀的工艺)相结合的工艺，降低了器件制备的工艺难度减少了掩膜版数量，其中，采用单纯进行所述同步刻蚀类似的工艺进行刻蚀形成需要的台阶时难度大，采用单纯进行所述预设刻蚀类似的工艺进行刻蚀形成需要的台阶时需要的掩膜板(mask)数量较多，另外，本发明还结合x方向及y方向的刻蚀实现了需要台阶的制备，切断了y方向上阶梯的连续性，也就切断了后续在台阶上填充氧化物等材料的连续性，从而改善了材料的应力和膨胀，提高了器件的稳定性。

作为示例，所述第一辅助阶梯结构及所述第二辅助阶梯结构的级数相等，且与所述第一刻蚀区的底面比所述第二刻蚀区的底面所低的层级数以及所述第三刻蚀区的底面比所述第四刻蚀区的底面所低的层级数均相等。

具体的，在该示例中，对所述叠层结构进行所述x方向和所述y方向的刻蚀，其中，可以参见图13所示，以第一连接分区601形成的第一阶梯结构为例进行说明，与之在所述y方向上对称的构成所述第一辅助阶梯结构，可以看出，在所述y方向上，所述第一辅助阶梯结构的级数是3级，该示例中，对所述第一连接分区601在所述x方向进行刻蚀的过程中，第一次刻蚀使得所述第一刻蚀区比所述第二刻蚀区低3个层级，接着，在同步刻蚀所述第一刻蚀区及所述第二刻蚀区形成所述第一阶梯结构及所述第二阶梯结构时，每次刻蚀的深度均为3个层级，从而得到若干个独立的阶梯，且每个相邻级数的台阶之间像差一个层级，即进行第一次刻蚀使所述第一刻蚀区的底面比所述第二刻蚀区的底面所低的层级数取决于所述y方向上需要形成的阶梯的数目。

如图13-14所示，提供一个示例，该示例中需要形成144级台阶，其中，划分成三个分区进行刻蚀，即第一连接分区601、所述第二连接分区602、第三连接分区603，其中，在刻蚀过程中，先对第一连接分区601和第三连接区603上方对应的叠层结构进行预设刻蚀，其中，在第一连接分区601对应的位置刻蚀掉96个层级(chop96pairs)，最终在第一连接分区601中形成48级台阶，形成第1级至第48级台阶，在第三连接区603对应的位置刻蚀掉48个层级(chop48pairs)，最终在第三连接区603中形成48级台阶，形成第49级至第96级台阶，另外，第二连接分区602不进行预设刻蚀，该处在后续的工艺中形成48级台阶，形成第97级至第144级台阶；接着，采用本发明前述实施方式对刻蚀后形成的第一连接分区、第三连接分区及第二连接分区进行刻蚀，先对y方向进行刻蚀，每一辅助分区上形成了对称的三个阶梯，自中心向外依次递减，形成山形的结构，也即对每一个连接分区的48个阶梯分成了三行制备；然后，对各连接分区在x方形进行刻蚀，其中，图14显示为对第一连接分区进行x方向刻蚀后最里层的截面图，图中左侧也示出了第一连接分区沿y方向对称位置的截面图，最终在各区形成需要数量的阶梯。再参见图13所示，再各个连接分区对称的位置及周围也形成阶梯，实际上是形成了最上层的三级阶梯，可以实现wl连续和填充氧化物的隔离。

在一示例中，当形成有两个及以上的连接分区时，可以是可连接分区在y方向上交替进行左右设置的方式，如图13中的设置方式，从而有利于器件结构的布局。

参见图16所示，在一示例中，所述存储区包括第一存储分区804及第二存储分区805，且所述第一存储分区804、所述连接区800及所述第二存储分区805依次设置。该示例中，将所述连接区设置在两部分存储区之间，从而可以缩短字线的长度，加强了字线的控制能力，降低了延时，该示例中，在所述连接区设置第一连接分区801、第二连接分区802以及第三连接分区803，以在各连接分区形成需要的台阶。该示例中，将存储区划分为两部分，分别设置在连接区的两侧，可以缩短字线的长度，加强了字线的控制能力，降低了延时。

参见图17所示，所述连接区包括第一连接部分901及第二连接部分902，且所述第一连接部分901、所述存储区900及所述第二连接部分902依次设置，其中，所述第一连接部分901至少包括所述第一连接分区903，所述第二连接部分902至少包括所述第二连接分区904。该示例中，将所述连接分区划分为两部分，分别设置在存储区900的两侧，可以缩短字线的长度，加强了字线的控制能力，降低了延时，另外，每一部分的连接区至少设置一个连接分区即可，具体排布方式依据实际选择，不进行chop的所述第二连接分区可以设置在所述存储区的左侧，也可以设置在所述存储区的右侧。

其中，通过上述方案，将需要形成的台阶分成至少两个部分进行分别形成，将连接区设置在存储区的中间或者两侧，可以实现台阶的灵活布置，降低了制备的工艺难度，可以缩短字线的长度，加强了字线的控制能力，降低了延时，相对于单端加电，通过wl传递到存储区另一侧，如果把台阶放在储存区的中间，或分成两部分设置在存储区的两侧，会缩短字线，加强了控制能力和降低了延时。

实施例二：

如图15所示，提供另外一种实施例，所述连接区沿所y方向上至少包括第一辅助区及第二辅助区，所述第一连接分区与所述第二连接分区沿所述x方向上平行设置，且沿所述y方向上的宽度相等，所述第一辅助区及所述第二辅助区沿所述y方向上分别设置在所述连接区的两侧，且所述第一辅助区及所述第二辅助区的高度与所述第一连接分区及所述第二连接分区中最高的引出台阶的高度相等，在一可选示例中，包括第一连接分区701、第二连接分区702以及第三连接分区703，该示例中，各连接分区沿x方向平行设置，进行预设刻蚀(chop)的位置和实施例一不同，其他制备工艺参考实施例一，其中，该示例中，所述第一辅助区及第二辅助区无需刻蚀直接形成最后一级阶梯，对框线中的区域在y方向进行预设刻蚀时，每一级台阶刻蚀的宽度可以依据实际需求选择，该示例中，第1级台阶y方向上的宽度较宽，可以选择为其他阶梯的两倍，并不以此为限，图5显示了得到图13中的144级台阶在本实施例中得到的阶梯的分布。

实施例三：

如图13-17所示，并参见图1-12，本实施例提供一种半导体结构，其中，所述半导体结构优选采用实施例一和实施例二中任意一项制备方法制备得到，当然，也可以采用本领域技术人员熟知的其他方式制备得到，本实施例中的半导体结构相关结构的描述可以参考实施例一和实施例二中的描述，在此不再赘述，所述半导体结构包括：

半导体衬底100，所述半导体衬底100所在的平面内定义有相互垂直的x方向及y方向，垂直于所述半导体衬底100所在的平面的方向上定义有z方向；

叠层结构200，包括若干个沿所述z方向上堆叠的叠层材料单元，所述叠层结构包括沿所述x方向划分的存储区及连接区，且所述连接区至少包括第一连接分区及第二连接分区；

所述第一连接分区的叠层结构形成有沿z方向设置的第一阶梯结构及第二阶梯结构，所述第一阶梯结构自中心向外逐步升高，所述第二阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第一引出台阶，其中，所述第一阶梯结构的底面比所述第二阶梯结构的底面少至少一个层级，一个层级包括一个所述叠层材料单元，相邻级数的所述第一引出台阶之间相差s所述层级，s为大于等于1的整数；

所述第二连接分区的叠层结构形成有沿z方向设置的第三阶梯结构及第四阶梯结构，所述第三阶梯结构自中心向外逐步升高，所述第四阶梯结构自中心向外逐步升高，以使各台阶面构成若干个连续的不同级数的第二引出台阶，且相邻级数的所述第二引出台阶之间相差所述s个所述层级，其中，所述第二引出台阶的级数与所述第一引出台阶的级数之和等于所述待形成台阶的级数，所述第一引出台阶中的最高级台阶与所述第二引出台阶中的最低级台阶之间相差所述s个所述层级。

作为示例，所述连接区还包括第三连接分区至第n连接分区，n为大于三的整数，其中，各连接分区对应包括若干个连续的不同级数的第三引出台阶至若干个连续的不同级数的第n引出台阶，其中，所述第一引出台阶至所述第n引出台阶的级数之和等于所述待形成台阶的级数，且对于每一组引出台阶，在其他组引出台阶中，存在一组引出台阶中的最低级台阶与该组引出台阶中的最高级台阶相差所述s个层级，且存在另外一组引出台阶中的最高级台阶与该组引出台阶中的最低级台阶之间相差所述s个层级。

作为示例，所述第一引出台阶的级数至所述第n引出台阶的级数均相等；所述叠层材料单元包括叠置的介质层与栅极导电层。其中，所述栅极导电层的相关描述可以参考实施例一和实施例二中所述牺牲层的描述，即在制备过程中，在牺牲层的位置形成所述栅极导电层。

如图13-14所示，提供一个示例，该示例中需要形成144级台阶，其中，划分成三个分区进行刻蚀，即第一连接分区601、所述第二连接分区602、第三连接分区603，其中，在刻蚀过程中，先对第一连接分区601和第三连接区603上方对应的叠层结构进行预设刻蚀，其中，在第一连接分区601对应的位置刻蚀掉96个层级(chop96pairs)，最终在第一连接分区601中形成48级台阶，形成第1级至第48级台阶，在第三连接区603对应的位置刻蚀掉48个层级(chop48pairs)，最终在第三连接区603中形成48级台阶，形成第49级至第96级台阶，另外，第二连接分区602不进行预设刻蚀，该处在后续的工艺中形成48级台阶，形成第97级至第144级台阶；接着，采用本发明前述实施方式对刻蚀后形成的第一连接分区、第三连接分区及第二连接分区进行刻蚀，先对y方向进行刻蚀，每一辅助分区上形成了对称的三个阶梯，自中心向外依次递减，形成山形的结构，也即对每一个连接分区的48个阶梯分成了三行制备；然后，对各连接分区在x方形进行刻蚀，其中，图14显示为对第一连接分区进行x方向刻蚀后最里层的截面图，图中左侧也示出了第一连接分区沿y方向对称位置的截面图，最终在各区形成需要数量的阶梯。再参见图13所示，再各个连接分区对称的位置及周围也形成阶梯，实际上是形成了最上层的三级阶梯，可以实现wl连续和填充氧化物的隔离。

在一示例中，当形成有两个及以上的连接分区时，可以是可连接分区在y方向上交替进行左右设置的方式，如图13中的设置方式，从而有利于器件结构的布局。

如图15所示，在一示例中，所述连接区沿所y方向上至少包括第一辅助区及第二辅助区，所述第一连接分区与所述第二连接分区沿所述x方向上平行设置，且沿所述y方向上的宽度相等，所述第一辅助区及所述第二辅助区沿所述y方向上分别设置在所述连接区的两侧，且所述第一辅助区及所述第二辅助区的高度与所述第一连接分区及所述第二连接分区中最高的引出台阶的高度相等。

在一可选示例中，包括第一连接分区701、第二连接分区702以及第三连接分区703，该示例中，各连接分区沿x方向平行设置，进行预设刻蚀(chop)的位置和实施例一不同，其他制备工艺参考实施例一，其中，该示例中，所述第一辅助区及第二辅助区无需刻蚀直接形成最后一级阶梯，对框线中的区域在y方向进行预设刻蚀时，每一级台阶刻蚀的宽度可以依据实际需求选择，该示例中，第1级台阶y方向上的宽度较宽，可以选择为其他阶梯的两倍，并不以此为限，图5显示了得到图13中的144级台阶在本实施例中得到的阶梯的分布。

如图16所示，所述存储区包括第一存储分区804及第二存储分区805，且所述第一存储分区804、所述连接区800及所述第二存储分区805依次设置。该示例中，将所述连接区设置在两部分存储区之间，从而可以缩短字线的长度，加强了字线的控制能力，降低了延时，该示例中，在所述连接区设置第一连接分区801、第二连接分区802以及第三连接分区803，以在各连接分区形成需要的台阶。该示例中，将存储区划分为两部分，分别设置在连接区的两侧，可以缩短字线的长度，加强了字线的控制能力，降低了延时。

如图17所示，所述连接区包括第一连接部分901及第二连接部分902，且所述第一连接部分901、所述存储区900及所述第二连接部分902依次设置，其中，所述第一连接部分901至少包括所述第一连接分区903，所述第二连接部分902至少包括所述第二连接分区904。该示例中，将所述连接分区划分为两部分，分别设置在存储区900的两侧，可以缩短字线的长度，加强了字线的控制能力，降低了延时，另外，每一部分的连接区至少设置一个连接分区即可，具体排布方式依据实际选择，不进行chop的所述第二连接分区可以设置在所述存储区的左侧，也可以设置在所述存储区的右侧。

作为示例，所述连接区沿所述x方向至少划分为第一部分及第二部分，沿所y方向划分为对称的第一辅助区及第二辅助区，所述第一部分与所述第一辅助区或所述第二辅助区交叠的部分构成所述第一连接分区，所述第二部分与所述第一辅助区或所述第二辅助区交叠的部分构成所述第二连接分区，且沿所述y方向上与所述第一连接分区相对陈的部分构成第一连接辅助区，沿所述y方向上与所述第二连接分区相对陈的部分构成第二连接辅助区，其中：

所述第一辅助区的所述叠层结构形成有沿z方向设置的第一辅助阶梯结构，所述第二辅助区的所述叠层结构形成有若干层沿z方向设置的第二辅助阶梯结构，所述第一辅助阶梯结构自中心向外逐步降低，所述第二辅助阶梯结构自中心向外逐步降低。

其中，本发明还结合x方向及y方向的刻蚀实现了需要台阶的制备，切断了y方向上阶梯的连续性，也就切断了后续在台阶上填充氧化物等材料的连续性，从而改善了材料的应力和膨胀，提高了器件的稳定性。

作为示例，所述第一辅助阶梯结构及所述第二辅助阶梯结构的级数相等，且与所述第一阶梯结构的底面比所述第二阶梯结构的底面所低的层级数以及所述第三阶梯结构的底面比所述第四阶梯结构的底面所低的层级数均相等；所述待形成台阶中相邻级数的台阶面之间相差一个所述层级。

实施例四：

本实施例提供一种三维存储器的制备方法，所述三维存储器的制备方法包括采用如实施例一和实施例二中任意一项所述的半导体结构的制备方法制备所述半导体结构的步骤，其中，在该三维存储器中，所述存储区中形成有栅极结构，在三维存储器的制备工艺中，所述叠层结构中的所述牺牲层的位置对应形成栅极导线层，从而基于栅极导线层形成需要数量的台阶，以将存储区中的栅结结构电性引出。

另外，本发明还提供一种三维存储器结构，所述三维存储器结构包括如实施例一中任意一项所述的半导体结构，优选地，采用本实施例提供的三维存储器的制备方法制备得到，当然，也可以采用本领域熟知的其他方式得到。

综上所述，本发明的半导体结构及其制备方法以及三维存储器结构及其制备方法，采用预设刻蚀(chop)以及同步刻蚀(trimandetch，对掩膜层交替进行修整和刻蚀的工艺)相结合的工艺，降低了器件制备的工艺难度减少了掩膜版数量，结合x方向及y方向的刻蚀实现了需要台阶的制备，切断了y方向上阶梯的连续性，也就切断了后续在台阶上填充氧化物等材料的连续性，从而改善了材料的应力和膨胀，提高了器件的稳定性，将需要形成的台阶分成至少两个部分进行分别形成，将连接区设置在存储区的中间或者两侧，可以实现台阶的灵活布置，降低了制备的工艺难度，可以缩短字线的长度，加强了字线的控制能力，降低了延时。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。