半导体结构及其形成方法与流程

1.本技术涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.当前，半导体技术已经渗透至生活中的各个领域，例如航天、医疗器戒、手机通讯都离不开半导体技术所制备出的芯片。在半导体集成电路中通常包含多种半导体器件，比如高压半导体器件、中压半导体器件和低压半导体器件。高压半导体器件的优点是符合成本效益且易相容于其它工艺，已广泛应用于显示器驱动ic元件、电源供应器、电力管理、通讯、车用电子或工业控制等领域。
3.然而，由于高压半导体器件具大沟道长度和宽度，位于沟道上方的栅极尺寸也较大，在使用化学机械研磨工艺研磨栅极表面的介质层时容易在栅极上出现凹陷，甚至研磨过量导致去除一部分栅极，影响器件性能，因此需要提供更有效或更可靠的技术方案。


技术实现要素：

4.本技术提供一种半导体结构及其形成方法，可以减少使用化学机械研磨工艺研磨栅极表面的介质层时凹陷的产生，提高器件性能。
5.本技术的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域以及第四区域；分别在所述第一区域和第四区域的半导体衬底上形成栅极结构，所述第一区域的栅极结构沿沟道长度方向的尺寸大于所述第四区域的栅极结构沿沟道长度方向的尺寸；在所述第一区域的栅极结构上形成阻挡层，所述阻挡层包括贯穿所述阻挡层的若干沟槽。
6.在本技术的一些实施例中，所述栅极结构包括栅介电层以及伪栅极层，所述方法还包括：去除所述第一区域和第四区域的伪栅极层，在所述栅介电层表面形成金属栅。
7.在本技术的一些实施例中，在所述第一区域的栅极结构上形成阻挡层，所述阻挡层包括贯穿所述阻挡层的若干沟槽的方法包括：在所述第一区域以及第四区域的半导体衬底以及栅极结构的侧壁和顶部表面上形成阻挡材料层；刻蚀所述阻挡材料层，仅保留位于第一区域栅极结构顶部表面上的部分阻挡材料层，并在所述阻挡材料层中形成贯穿所述阻挡材料层的沟槽，形成所述阻挡层。
8.在本技术的一些实施例中，所述第四区域包括第二区域和第三区域中的至少一个。
9.在本技术的一些实施例中，所述第一区域为高压器件区域，第二区域为中压器件区域，第三区域为低压器件区域。
10.在本技术的一些实施例中，所述阻挡层的厚度为100埃至250埃。
11.在本技术的一些实施例中，所述若干沟槽包括沿沟道长度方向分布的若干第一沟槽和沿沟道宽度方向分布的若干第二沟槽。
12.在本技术的一些实施例中，所述半导体结构的形成方法还包括：形成覆盖所述第
一区域和第四区域的半导体衬底、所述栅极结构和所述阻挡层的介质层，所述介质层填满所述若干沟槽；去除高于所述第四区域栅极结构顶面的介质层。
13.本技术的另一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一区域以及第四区域；栅极结构，位于所述第一区域和第四区域的半导体衬底上，所述第一区域的栅极结构沿沟道长度方向的尺寸大于所述第四区域的栅极结构沿沟道长度方向的尺寸；阻挡层，位于所述第一区域的栅极结构上，所述阻挡层包括若干贯穿所述阻挡层的沟槽；介质层，位于所述半导体衬底上和所述栅极结构上并填充所述沟槽，所述介质层的上表面与所述阻挡层的上表面平齐。在本技术的一些实施例中，所述若干沟槽包括沿沟道长度方向分布的若干第一沟槽和沿沟道宽度方向分布的若干第二沟槽。
14.本技术所述的半导体结构及其形成方法，所述阻挡层以及位于所述沟槽中的介质层都被分成了若干份，每一份的尺寸变小，因此采用化学机械研磨工艺平坦化所述介质层时不容易凹陷，可以提高器件性能。
附图说明
15.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本技术的范围，其他方式的实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。其中：
16.图1至图9为本技术实施例所述的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
17.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本技术的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本技术不限于所示的实施例，而是与权利要求一致的最宽范围。
18.下面结合实施例和附图对本发明技术方案进行详细说明。
19.图1至图9为本技术实施例所述的半导体结构的形成方法中各步骤的结构示意图。
20.本技术的实施例提供一种半导体结构的形成方法，包括：提供半导体衬底100，所述半导体衬底100包括第一区域101以及第四区域104；分别在所述第一区域101和第四区域104的半导体衬底100上形成栅极结构，所述第一区域101的栅极结构沿沟道长度方向的尺寸大于所述第四区域104的栅极结构沿沟道长度方向的尺寸；在所述第一区域101的栅极结构上形成阻挡层150，所述阻挡层150包括贯穿所述阻挡层150的若干沟槽。
21.下面结附图对本技术所述半导体结构的形成方法进行详细描述。
22.参考图1，提供半导体衬底100，所述半导体衬底100包括第一区域101和第四区域104，附图中的第一区域101以及第四区域104未严格按照比例绘制，仅仅做示意性表示。所述半导体衬底100还包括隔离结构110，所述隔离结构110分隔所述第一区域101和所述第四区域104。
23.在本技术的一些实施例中，所述半导体衬底100的材料可以为硅(si)、锗(ge)、绝
缘体上硅(soi)或绝缘体上锗(goi)等。所述半导体衬底100还可以是生长有外延层的结构。
24.所述第四区域104包括第二区域和第三区域中的至少一个，例如，所述半导体衬底100可以包括第一区域101和第二区域；所述半导体衬底100可以包括第一区域101和第三区域；所述半导体衬底100可以包括第一区域101和第二区域和第三区域。
25.在本技术的一些实施例中，定义所述第一区域101为高压器件区域；所述第二区域为中压器件区域，所述第三区域为低压器件区域。所述第一区域101中的沟道尺寸大于所述第二区域中的沟道尺寸，则所述第一区域101中的电子迁移路径比所述第二区域中的电子迁移路径要长，则所述第一区域101在工作时的电压高于所述第二区域在工作时的电压，同理，所述第二区域102的电压在工作时大于所述第三区域在工作时的电压，由此定义所述高压器件区域、中压器件区域和低压器件区域。
26.在本技术的一些实施例中，所述隔离结构110可以由氧化硅或者氧化硅与氮化硅，氮氧化硅的复合层构成，利用所述隔离结构110可将所述半导体衬底100中的所述第一区域101和所述第四区域104分隔开。
27.参考图2，刻蚀所述第一区域101的半导体衬底100，使所述第一区域101的半导体衬底表面低于所述第四区域104的半导体衬底表面。所述第四区域104的栅介电层的厚度大于所述第一区域101的栅介电层厚度，因此可以刻蚀一部分所述第四区域104的半导体衬底100以容纳所述第四区域104的栅介电层。
28.在本技术的一些实施例中，可以采用干法或者湿法刻蚀工艺刻蚀所述第一区域101的半导体衬底100，根据刻蚀工艺以及刻蚀工艺所采用的刻蚀气体或者刻蚀溶液的不同，位于所述第一区域的隔离结构110也会有不同程度的刻蚀，在附图2中，示意性的给出所述第一区域的隔离结构110表面被刻蚀后与所述第一区域101半导体衬底100的表面平齐。
29.参考图3至图5，分别在所述第一区域101和第四区域104的半导体衬底100上形成栅极结构，所述第一区域101的栅极结构沿沟道长度方向的尺寸大于所述第四区域104的栅极结构沿沟道长度方向的尺寸。
30.参考图3，分别在所述第一区域101和所述第四区域104的半导体衬底100表面形成栅介电材料层，所述第一区域栅介电材料层的顶面低于所述第四区域栅介电材料层的顶面，所述第一区域栅介电材料层的厚度大于所述第四区域栅介电材料层的厚度。例如，在所述第一区域101的半导体衬底100表面形成设计厚度的栅介电材料层120a，在所述第四区域104的半导体衬底100表面形成设计厚度的栅介电材料层120b。在本技术的实施例中，所述栅介电材料层120a的顶面低于所述栅介电材料层120b的顶面，所述栅介电材料层120a和栅介电材料层120b表面高度差的存在便于后续在所述栅介电材料层120b表面形成阻挡层以保护伪栅极材料层。本技术实施例中一般先形成第一区域栅介电材料层120a，后形成第四区域栅介电材料层120b。
31.在本技术的一些实施例中，形成所述栅介电材料层120a和所述栅介电材料层120b的方法包括热氧化工艺、原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺等。
32.参考图4，在所述栅介电材料层120a表面形成伪栅极材料层130a，以及在栅介电材料层120b表面形成伪栅极材料层130b，所述伪栅极材料层130a和伪栅极材料层130b可以同时形成，也可以分别形成。在本技术实施例中，同时形成所述伪栅极材料层130a和伪栅极材料层130b，所述伪栅极材料层130a和伪栅极材料层130b的厚度相同。
33.所述伪栅极材料层130a和伪栅极材料层130b的材料例如为多晶硅，可以采用化学气相沉积工艺或者物理气相沉积工艺等工艺形成。
34.参考图5，刻蚀所述第一区域的伪栅极材料层130a，栅介电材料层120a至暴露半导体衬底形成伪栅极131a和栅介电层121a，并刻蚀所述第四区域的伪栅极材料层130b和栅介电材料层120b至暴露半导体衬底形成伪栅极131b和栅介电层121b，分别在所述第一区域和第四区域的有源区形成堆叠的伪栅极结构。
35.在本技术的一些实施例中，刻蚀所述栅介电材料层和所述伪栅极材料层的方法包括干法刻蚀或湿法刻蚀。
36.所述栅介电层121a和栅介电层121b包括高介电常数材料，例如，可以包括氧化硅、氧化铪、氧化镧、氧化钽、氧化钛以及氧化铝中的至少一种。
37.在本技术的一些实施例中，所述第一区域101上的伪栅极131a的长度范围为1微米至12微米。
38.在本技术的一些实施例中，所述第四区域104上的伪栅极131b的长度范围为0.03微米至3微米。
39.本技术的实施例还包括在所述的第一区域和第四区域的伪栅极结构侧壁形成侧墙(未示出)以及在所述伪栅极结构两侧的半导体衬底中进行离子注入的工艺，形成源掺杂层和漏掺杂层(未示出)。
40.参考图6，在所述第一区域101和所述第四区域104的半导体衬底以及栅极结构的侧壁和顶部表面上形成阻挡材料层(未示出)；刻蚀所述阻挡材料层，仅保留位于第一区域101栅极结构顶部表面上的部分阻挡材料层，并在所述阻挡材料层中形成贯穿所述阻挡材料层的沟槽160，形成所述阻挡层150。
41.在本技术的一些实施例中，所述阻挡层150的材料包括氮化硅。
42.在本技术的一些实施例中，形成所述阻挡层150的方法包括化学气相沉积工艺和物理气相沉积工艺等。
43.在本技术的一些实施例中，所述阻挡层150的厚度为100埃至250埃。所述阻挡层150的厚度相对于所述半导体结构来说较薄，即使所述阻挡层150一直保留在所述栅极结构上也不会影响半导体器件的性能。
44.由于所述第一区域101为高压器件区域，所述高压器件区域的沟道尺寸较大，所述第一区域101上的伪栅极131a尺寸也较大，在后续进行化学机械研磨时容易所述在伪栅极131a上产生凹陷，因此在所述第一区域101上的阻挡层150中形成所述若干沟槽160利用所述沟槽160将阻挡层150分成若干份，每一份的尺寸变小，因此在后续进行化学机械研磨工艺时不容易产生凹陷，可以提高器件性能。
45.在本技术的一些实施例中，刻蚀所述阻挡材料层，仅保留位于第一区域101栅极结构顶部表面上的部分阻挡材料层，并在所述阻挡材料层中形成贯穿所述阻挡材料层的沟槽160方法包括：在所述半导体衬底100上形成图案化的光刻胶；所述图案化的光刻胶定义所述若干沟槽160的位置并暴露所述第四区域104上的阻挡层150；以所述图案化的光刻胶为掩膜刻蚀所述阻挡层形成贯穿所述第一区域101上的阻挡层150的若干沟槽160并去除所述第四区域104上的阻挡层150。
46.为了更完整更清楚地说明所述沟槽160，本技术实施例还提供了所述半导体衬底
100的俯视图。
47.参考图7，图7为本技术实施例所述半导体结构的俯视图。为了简洁的说明所述若干沟槽160的结构以及分布情况，附图中省略了一部分结构，例如隔离结构和侧墙等。
48.参考图7所示，定义方向a为沟道长度方向，定义方向b为沟道宽度方向。所述半导体衬底100包括第一区域101和第四区域104。所述第一区域101的栅极结构上形成有阻挡层150以及贯穿所述阻挡层150的若干沟槽160；所述第四区域104的栅极结构上的阻挡层150被去除，暴露出伪栅极131b。
49.在本技术的一些实施例中，所述若干沟槽160包括沿沟道长度方向a分布的若干第一沟槽161和沿沟道宽度b方向分布的若干第二沟槽162，需要说明的是，位于图7中最下方的第二沟槽162宽度较大，所述最下方的第二沟槽162是为了方便后续工艺中将此处的伪栅极刻蚀去除并替换为金属栅极，由于所述最下方的第二沟槽162下的伪栅极高度略高于其余部分的伪栅极的高度，因此不会影响所述金属栅极的形成。所述沟槽160将所述阻挡层150分成了若干份，每一份的尺寸变小，因此进行化学机械研磨工艺时不容易在伪栅极上产生凹陷，可以提高器件性能
50.在本技术的另一些实施例中，所述若干沟槽160沿沟道长度方向分布。在本技术的还一些实施例中，所述若干沟槽160沿沟道宽度方向分布。具体地，所述若干沟槽160的结构以及分布方式可以根据实际工艺中所述伪栅极上产生凹陷的情况来设计。
51.在本技术的一些实施例中，所述半导体结构的形成方法还包括：形成覆盖所述第一区域101和第四区域104的半导体衬底、所述栅极结构和所述阻挡层的介质层，所述介质层填满所述若干沟槽；去除高于所述第四区域104栅极结构顶面的介质层170。
52.参考图8，在所述半导体衬底100、所述栅极结构上和所述阻挡层150上形成介质层170。
53.在本技术的一些实施例中，所述介质层170的材料包括氧化硅。
54.在本技术的一些实施例中，形成所述介质层170的方法包括化学气相沉积工艺和物理气相沉积工艺等。
55.参考图9，使用化学机械研磨工艺去除高于所述第四区域104栅极结构顶面的介质层170。
56.在常规工艺中，由于没有所述阻挡层150，而所述第一区域101为高压器件区域，所述高压器件区域的沟道尺寸较大，所述第一区域101上的伪栅极尺寸也较大，在进行化学机械研磨时容易在所述伪栅极上产生凹陷。而本技术实施例所述的半导体结构形成方法中，在所述第一区域101上形成所述具有若干沟槽160的阻挡层150，所述阻挡层150以及位于所述沟槽160中的介质层170都被分成了若干份，每一份的尺寸变小，因此采用化学机械研磨工艺平坦化所述介质层170时不会在伪栅极131a上产生凹陷，可以提高器件性能。
57.在本技术的一些实施例中，所述半导体结构的形成方法还包括：去除所述第一区域101的部分伪栅极层131a和第四区域104的伪栅极层131b，在所述栅介电层121a和栅介电层121b表面形成金属栅。
58.本技术所述的半导体结构的形成方法，在所述第一区域的栅极结构上形成阻挡层和贯穿所述阻挡层的若干沟槽，所述阻挡层以及位于所述沟槽中的介质层都被分成了若干份，每一份的尺寸变小，因此采用化学机械研磨工艺平坦化所述介质层时不容易凹陷，可以
提高器件性能。
59.本技术的实施例还提供一种半导体结构，参考图9，所述半导体结构包括：半导体衬底100，所述半导体衬底100包括第一区域101和第四区域104，且所述半导体衬底100包括隔离结构110，所述隔离结构110分隔所述第一区域101和所述第四区域104；栅极结构，位于所述第一区域101和第四区域104的半导体衬底上；阻挡层150，位于所述第一区域101的栅极结构上，所述阻挡层150包括若干贯穿所述阻挡层150的沟槽；介质层170，位于所述半导体衬底100上和所述栅极结构上并填充所述沟槽，所述介质层170的上表面与所述阻挡层150的上表面平齐。
60.参考图9，所述半导体衬底100的材料可以为硅(si)、锗(ge)、绝缘体上硅(soi)或绝缘体上锗(goi)等。所述半导体衬底100还可以是生长有外延层的结构。
61.所述第一区域101的半导体衬底表面低于所述第四区域104的半导体衬底表面。所述第四区域104包括第二区域和第三区域中的至少一个，例如，所述半导体衬底100可以包括第一区域101和第二区域；所述半导体衬底100可以包括第一区域101和第三区域；所述半导体衬底100可以包括第一区域101和第二区域和第三区域。
62.在本技术的一些实施例中，定义所述第一区域101为高压器件区域；所述第二区域为中压器件区域，所述第三区域为低压器件区域。所述第一区域101中的沟道尺寸大于所述第二区域中的沟道尺寸，则所述第一区域101中的电子迁移路径比所述第二区域中的电子迁移路径要长，则所述第一区域101在工作时的电压高于所述第二区域在工作时的电压，同理，所述第二区域102的电压在工作时大于所述第三区域在工作时的电压，由此定义所述高压器件区域、中压器件区域和低压器件区域。
63.在本技术的一些实施例中，所述隔离结构110可以由氧化硅或者氧化硅与氮化硅，氮氧化硅的复合层构成，利用所述隔离结构110可将所述半导体衬底100中的所述第一区域101和所述第四区域104分隔开。
64.继续参考图9，所述第一区域101的半导体衬底上形成有伪栅极131a和栅介电层121a，所述第四区域104的半导体衬底上形成有伪栅极131b和栅介电层121b。所述栅介电层121a的厚度大于所述栅介电层121b的厚度。所述伪栅极131a的长度大于所述伪栅极131b的长度(即所述伪栅极131a在沟道长度方向上的尺寸大于所述伪栅极131b在沟道长度方向上的尺寸)。
65.在本技术的一些实施例中，所述栅介电层121a的顶面低于所述栅介电层121b的顶面。
66.所述栅介电层121a和栅介电层121b包括高介电常数材料，例如，可以包括氧化硅、氧化铪、氧化镧、氧化钽、氧化钛以及氧化铝中的至少一种。
67.在本技术的一些实施例中，所述第一区域101上的伪栅极131a的厚度与所述第四区域104上的伪栅极131b的厚度相等。
68.在本技术的一些实施例中，所述第一区域101上的伪栅极131a的长度范围为1微米至12微米。
69.在本技术的一些实施例中，所述第四区域104上的伪栅极131b的长度范围为0.03微米至3微米。
70.本技术的实施例还包括在所述的第一区域和第四区域的伪栅极结构侧壁形成的
侧墙(未示出)以及在所述伪栅极结构两侧的半导体衬底中形成的源掺杂层和漏掺杂层(未示出)。
71.继续参考图9，在所述第一区域101的栅极结构上形成有阻挡层150，所述阻挡层150包括若干贯穿所述阻挡层150的沟槽。
72.在本技术的一些实施例中，所述阻挡层150的材料包括氮化硅。
73.在本技术的一些实施例中，所述阻挡层150的厚度为100埃至250埃。所述阻挡层150的厚度相对于所述半导体结构来说较薄，即使所述阻挡层150一直保留在所述栅极结构上也不会影响半导体器件的性能。
74.由于所述第一区域101为高压器件区域，所述高压器件区域的沟道尺寸较大，所述第一区域101上的伪栅极131a尺寸也较大，在后续进行化学机械研磨时容易所述在伪栅极131a上产生凹陷，因此在所述第一区域101上的阻挡层150中形成所述若干沟槽160利用所述沟槽160将阻挡层150分成若干份，每一份的尺寸变小，因此在后续进行化学机械研磨工艺时不容易产生凹陷，可以提高器件性能。
75.为了更完整更清楚地说明所述沟槽160，本技术实施例还提供了所述半导体衬底100的俯视图。
76.参考图7，图7为本技术实施例所述半导体结构的俯视图。为了简洁的说明所述若干沟槽160的结构以及分布情况，附图中省略了一部分结构，例如隔离结构和侧墙等。
77.参考图7所示，定义方向a为沟道长度方向，定义方向b为沟道宽度方向。所述半导体衬底100包括第一区域101和第四区域104。所述第一区域101的栅极结构上形成有阻挡层150以及贯穿所述阻挡层150的若干沟槽160；所述第四区域104的栅极结构上的阻挡层150被去除，暴露出伪栅极131b。
78.在本技术的一些实施例中，所述若干沟槽160包括沿沟道长度方向a分布的若干第一沟槽161和沿沟道宽度b方向分布的若干第二沟槽162，需要说明的是，位于图7中最下方的第二沟槽162宽度较大，所述最下方的第二沟槽162是为了方便后续工艺中将此处的伪栅极刻蚀去除并替换为金属栅极，由于所述最下方的第二沟槽162下的伪栅极高度略高于其余部分的伪栅极的高度，因此不会影响所述金属栅极的形成。所述沟槽160将所述阻挡层150分成了若干份，每一份的尺寸变小，因此进行化学机械研磨工艺时不容易在伪栅极上产生凹陷，可以提高器件性能
79.在本技术的另一些实施例中，所述若干沟槽160沿沟道长度方向分布。在本技术的还一些实施例中，所述若干沟槽160沿沟道宽度方向分布。具体地，所述若干沟槽160的结构以及分布方式可以根据实际工艺中所述伪栅极上产生凹陷的情况来设计。
80.继续参考图9，在所述半导体衬底100、所述栅极结构上和所述阻挡层150上形成有介质层170，所述介质层170的顶面与所述阻挡层150的顶面共面，所述介质层170填充所述沟槽。
81.在本技术的一些实施例中，所述介质层170的材料包括氧化硅。
82.本技术所述的半导体结构，在所述第一区域的栅极结构上形成阻挡层和贯穿所述阻挡层的若干沟槽，所述若干沟槽被介质层填充，所述阻挡层以及位于所述沟槽中的介质层都被分成了若干份，每一份的尺寸变小，因此采用化学机械研磨工艺平坦化所述介质层时不容易凹陷，可以提高器件性能。
83.综上所述，在阅读本技术内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本技术的示例性实施例的精神和范围内。
84.应当理解，本实施例使用的术语
″
和/或
″
包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作
″
连接
″
或
″
耦接
″
至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
85.类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件
″
上
″
时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语
″
直接地
″
表示没有中间元件。还应当理解，术语
″
包含
″
、
″
包含着
″
、
″
包括
″
或者
″
包括着
″
，在本技术文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
86.还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本技术的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
87.此外，本技术说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。