形成导电特征的方法与流程

本公开实施例涉及制造封装结构的方法。

背景技术：

由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的此种提高来自于最小特征大小(minimumfeaturesize)的持续减小，此使得更多较小的组件能够集成到给定面积中。这些较小的电子组件也需要与先前的封装相比利用较小面积的较小的封装。半导体组件的一些较小类型的封装包括四方扁平封装(quadflatpackage，qfp)、引脚栅阵列(pingridarray，pga)封装、球栅阵列(ballgridarray，bga)封装、倒装芯片(flipchip，fc)、三维集成电路(three-dimensionalintegratedcircuit，3dic)、芯片级封装(waferlevelpackage，wlp)及层叠式封装(packageonpackage，pop)器件等。重布线路结构的形成在封装工艺中也起着重要的作用。

技术实现要素：

根据本公开的一些实施例，一种形成导电特征的方法包括：在衬底之上形成晶种层；在所述晶种层上形成图案化掩模层，其中所述图案化掩模层具有暴露出所述晶种层的开口；在所述开口中形成导电材料；移除所述图案化掩模层，以暴露出部分的所述晶种层；以及使用包含保护剂的刻蚀溶液移除所述部分的所述晶种层，从而形成导电特征，其中所述保护剂具有多个活性部位以吸附在所述导电材料上。

根据本公开的替代实施例，制造集成电路的方法包括：在衬底之上形成晶种层；在所述晶种层上形成图案化掩模层，其中所述图案化掩模层具有暴露出所述晶种层的通孔开口；在所述通孔开口中形成导电材料；移除所述图案化掩模层以暴露出部分的所述晶种层；以及使用刻蚀溶液移除所述部分的所述晶种层并在所述导电材料的表面及侧壁上形成保护层，从而形成导通孔，其中所述刻蚀溶液包含保护剂，且所述保护剂包括具有多个活性部位的胺。

根据本公开的一些实施例，一种形成封装的方法包括：提供管芯；形成包封体以至少包封所述管芯的侧壁；在所述管芯及所述包封体上形成重布线结构，所述在所述管芯及所述包封体上形成重布线结构包括：在所述管芯及所述包封体之上形成第一介电层；在所述第一介电层上形成晶种层；在所述晶种层上形成图案化导电层，其中部分的所述晶种层被所述图案化导电层暴露出；以及使用刻蚀溶液移除所述部分的所述晶种层并在所述第一导电材料的表面及侧壁上形成保护层，从而形成多条导线，其中刻蚀溶液包含保护剂，且所述保护剂包括具有多个活性部位的多胺。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1a到图1f是示出根据本公开一些实施例的制造器件封装的方法的示意性剖视图。

图2a到图2d是示出根据本公开一些实施例的制造导电柱的方法的示意性剖视图。

图3a到图3f是示出根据本公开一些实施例的制造前侧重布线结构及导电连接件的方法的示意性剖视图。

图4a到图4e是沿图3a到图3d的线i-i’截取的示意性剖视图，示出根据本公开一些实施例的制造前侧重布线结构的金属化图案的方法。

图5a到图5d是示出根据本公开一些实施例的器件封装的示意性剖视图。

图6a及图6b是示出根据本公开一些实施例的器件封装的示意性剖视图。

图7a到图7b是示出根据本公开一些实施例的制造器件封装的方法的示意性剖视图。

图8是示出根据本公开一些实施例的器件封装的示意性剖视图。

图9a到图9k是示出根据本公开一些实施例的制造前侧重布线结构及导电连接件的方法的示意性剖视图。

图10a到图10b是示出根据本公开一些实施例的制造器件封装的方法的示意性剖视图。

图11是示出根据本公开一些实施例的器件封装的示意性剖视图。

图12a到图12d是示出根据本公开一些实施例的制造ic管芯的方法的示意性剖视图。

图13a到图13i是示出根据本公开一些实施例的制造前侧重布线结构及导电连接件的方法的示意性剖视图。

图14a到图14i是示出根据本公开一些实施例的制造器件封装的方法的示意性剖视图。

图15及图16是示出根据本公开一些实施例的器件封装的示意性剖视图。

图17示出根据本公开的形成导电特征的方法的方块图。

具体实施方式

以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第二特征形成在第一特征之上或第一特征上可包括其中第二特征与第一特征被形成为直接接触的实施例，且也可包括其中第二特征与第一特征之间可形成有附加特征从而使得所述第二特征与所述第一特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或在其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

本公开也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对3d封装或3dic器件进行验证测试。所述测试结构可包括例如在重布线层中或在衬底上形成的测试焊盘，以使得能够对3d封装或3dic进行测试、对探针和/或探针卡(probecard)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(knowngooddie)进行中间验证的测试方法来使用，以提高良率并降低成本。

本公开可用于形成前侧重布线结构或背侧重布线结构的导电特征，例如，穿孔、金属化图案(通孔、导线、或它们的任何组合)、焊盘(例如，凸块下金属(underbumpmetallurgy，ubm))，但并不仅限于此。本公开可应用于任何导电特征，只要执行刻蚀工艺能够移除未被所形成的导电材料覆盖的晶种层均可采用本公开的方法。刻蚀工艺使用包含多个活性部位的保护剂来执行。保护剂可保护导电材料的表面及侧壁，因此减少导电材料的宽度及高度的损耗。以下阐述一些实施例，但本公开并不仅限于此。

图1a到图1f是示出根据本公开一些实施例的制造器件封装100a的方法的示意性剖视图。器件封装100a也可被称为集成扇出型(integratedfan-out，info)封装。

参照图1a，提供载体衬底(或被称为衬底)102，且在载体衬底102上形成离型层104。载体衬底102可为玻璃载体衬底、陶瓷载体衬底、或者类似载体衬底。载体衬底102可为芯片，使得可在载体衬底102上同时形成多个封装。离型层104可由聚合物系材料形成，所述聚合物系材料可与载体衬底102一起从将在后续步骤中形成的上覆结构被移除。在一些实施例中，离型层104是当受热时会失去其粘合性质的环氧系热离型材料，例如光热转换(light-to-heat-conversion，lthc)离型涂层(releasecoating)。在其他实施例中，离型层104可为当暴露到紫外(ultra-violet，uv)光时会失去其粘合性质的紫外(uv)胶。离型层104可以液体形式被分配并被固化，可为层叠到载体衬底102上的层叠膜(laminatefilm)、或者可为类似物。离型层104的顶表面可被整平且可具有高度的平坦度。

参照图1a，在离型层104上形成底部介电层108。底部介电层108的底表面可与离型层104的顶表面接触。在一些实施例中，底部介电层108由聚合物(例如聚苯并恶唑(polybenzoxazole，pbo)、聚酰亚胺(polyimide，pi)、苯并环丁烯(benzocyclobutene，bcb)、或者类似聚合物)形成。在其他实施例中，介电层108由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(phosphosilicateglass，psg)、硼硅酸盐玻璃(borosilicateglass，bsg)、掺杂硼的磷硅酸盐玻璃(boron-dopedphosphosilicateglass，bpsg)、或类似氧化物；或者类似材料。可通过例如以下任何可接受的沉积工艺形成底部介电层108：旋转涂布、化学气相沉积(chemicalvapordeposition，cvd)、层叠、类似工艺、或它们的组合。

参照图1b，在底部介电层108上形成导电柱(或被称为导通孔)116。参照图2a及图17，图17的步骤s10作为形成导电柱116的实例，在底部介电层108上形成晶种层115。在一些实施例中，晶种层115是金属层，晶种层115可为单层或包括由不同材料形成的多个子层的复合层。举例来说，晶种层115包括钛层1151及位于钛层1151之上的铜层1152。在一些实施例中，钛层1151具有介于从0.01μm到0.5μm的范围内的厚度，且铜层1152具有介于从0.01μm到1μm的范围内的厚度。可通过使用例如物理气相沉积(pvd)或者类似工艺形成晶种层115。

参照图2a以及图17的步骤s12，在晶种层115上形成光刻胶113并并将光刻胶113图案化。光刻胶113可通过旋转涂布或者类似工艺形成且可将光刻胶113暴露到光以用于图案化。图案化形成穿过光刻胶113的开口119以暴露出晶种层115。在将光刻胶113图案化之后，光刻胶113可被称为图案化掩模层。

参照图2b以及图17的步骤s14，在光刻胶113的开口119中以及在晶种层115的被暴露出的部分上形成导电材料117。导电材料117可通过镀覆(例如电镀、无电镀覆或者类似工艺)形成。导电材料117可包含金属，例如铜、钛、钨、铝、或者类似金属。

参照图2c以及图17的步骤s16，移除光刻胶113以暴露出晶种层115的一部分。光刻胶113可例如通过例如使用氧等离子体或者类似物进行可接受的灰化工艺或剥除工艺来移除。

参照图2c、图2d以及图17的步骤s18，一旦光刻胶113被移除，便使用可接受的刻蚀工艺(例如通过湿式刻蚀工艺或干式刻蚀工艺)移除晶种层115的被暴露出的部分。在一些实施例中，晶种层115的被暴露出的部分通过湿式刻蚀工艺118移除。湿式刻蚀工艺118可包括两个刻蚀步骤。在一些实施例中，在所述两个刻蚀步骤之后，可附加地执行清洁工艺。

在湿式刻蚀工艺118的第一刻蚀步骤中使用的刻蚀溶液包括溶剂(未示出)、刻蚀剂et及保护剂pa。在一些实施例中，溶剂包含去离子水(de-ionizedwater，diw)。刻蚀剂et可包含过氧化氢(h2o2)、磷酸(h3po4)、硫酸(h2so4)或它们的组合。在一些实施例中，刻蚀剂et包含过氧化氢及磷酸。在替代实施例中，刻蚀剂et包含过氧化氢及硫酸。

保护剂pa可包含有机材料。有机材料可为有机化合物或聚合物。在一些实施例中，保护剂pa包含具有多个活性部位的化合物。活性部位包括氮原子、氧原子、硫原子、或它们的组合。化合物中的活性部位的数目大于3。所述化合物可具有多个官能基。所述官能基可包括—nh2、—sh、—cn、—oh、—cooh、其他合适的官能基、和/或它们的组合。

保护剂pa可由下式1表示。

其中

x1、x2及y包括活性部位；

x1及x2中的每一者独立地表示—nh2、—sh、—cn、—oh、—cooh；y表示—nh—、—nr3—、—s—、—o—、或—coo—；

r1、r2及r3中的每一者独立地表示具有1到10个碳原子的经取代或未经取代的直链或支链烷基、具有2到10个碳原子的经取代或未经取代的直链或支链炔基、具有2到10个碳原子的经取代或未经取代的直链或支链烯基、具有2到10个碳原子的经取代或未经取代的芳基、具有2到10个碳原子的经取代或未经取代的酯基、具有2到10个碳原子的经取代或未经取代的醚基、或它们的衍生物；且

n是1到200的整数。

在其中导电材料117包含铜的一些实施例中，x1、x2及y中的每一者包含相同的原子，例如氮原子。举例来说，保护剂pa包括胺，且所述多个活性部位包括氮原子。胺可由下式2或3表示。

其中

r1、r2及r3中的每一者独立地表示具有1到10个碳原子的经取代或未经取代的直链或支链烷基、具有2到10个碳原子的经取代或未经取代的直链或支链炔基、具有2到10个碳原子的经取代或未经取代的直链或支链烯基、具有2到10个碳原子的经取代或未经取代的芳基、具有2到10个碳原子的经取代或未经取代的酯基、具有2到10个碳原子的经取代或未经取代的醚基、或它们的衍生物；且n是1到200的整数。

在一些实施例中，保护剂pa的氮含量介于从10重量％到90重量％的范围内。在替代实施例中，保护剂pa的氮含量介于从25重量％到55重量％的范围内。保护剂pa中氮原子的数目对碳原子的数目的比率r大于0.08。在一些实施例中，所述比率介于从0.08到2的范围内。如果氮含量小于10重量％或比率r小于0.08，则保护剂pa提供的活性部位太少，以致于无法吸附在导电材料的顶表面及侧壁上。换句话说，导电材料的大多数表面及侧壁可能被刻蚀剂et暴露出及刻蚀。因此，不可减少导电材料的宽度及高度的损耗。当使用氮含量大于90重量％或比率r大于2的化学物品(例如，氮烷化合物、以及肼(例如，三氮烷(n3h5)及1,1-二甲肼))时，化学危害将变成一个严重的问题(例如，具有爆炸性、易燃性及健康危害性)，且因此不适合用作保护剂。

保护剂pa包含多胺。多胺可为二级多胺、三级多胺、或它们的组合。与初级多胺相比，二级多胺及三级多胺可提供更多的活性部位。举例来说二级多胺包括二乙撑三胺(式4)及四乙撑五胺(式5)，且三级多胺包括三(2-氨基乙基)胺(式6)。

在一些实施例中，保护剂pa具有介于从75g/mol到10000g/mol的范围内的数均分子量(molecularnumber-averageweight)。保护剂pa的浓度可根据刻蚀溶液的组成来设计。在一些实施例中，刻蚀溶液中保护剂pa的浓度可根据刻蚀溶液中刻蚀剂et(例如，过氧化氢及磷酸、或者过氧化氢及硫酸)的浓度来调节。在实例中，刻蚀溶液包含：过氧化氢，具有介于从0.1重量％到30重量％的范围内的浓度；及磷酸或硫酸，具有介于从0.5重量％到40重量％的范围内的浓度；以及保护剂pa，具有介于从1ppm到20000ppm的范围内的浓度。注意，上述保护剂pa的浓度及分子量仅是示例性的，且并不旨在限制在以上权利要求书中具体陈述的范围之外的内容。所属领域中的技术人员应理解，在刻蚀溶液中可使用保护剂pa的浓度与分子量的各种组合。在实施例中，刻蚀溶液可包括具有较低浓度及较小分子量的保护剂pa。在另一实施例中，刻蚀溶液可包括具有较高浓度及较大分子量的保护剂pa。

湿式刻蚀工艺118可为喷射刻蚀或浸没刻蚀。在一些实施例中，湿式刻蚀工艺118是在5摄氏度到50摄氏度的温度、50rpm到3000rpm的旋转速度、20毫升/分钟(ml/min)到3000ml/min的流速、以及0.05min到10min的工艺时间下执行。

参照图2c，保护剂pa的活性部位as可与导电材料117的金属原子及晶种层115的金属原子相互作用。然而，由于导电材料117与晶种层115是以不同的方法形成，因此导电材料117与晶种层115可具有不同的结构。因此，保护剂pa在导电材料117与晶种层115之间具有不同的吸附性质。在一些实施例中，导电材料117是通过电化学镀覆(electro-chemical-plating，ecp)形成，因此具有高结晶度及有序堆叠，而晶种层115是通过溅镀形成，因此结晶度差且随机堆叠。在一些实施例中，保护剂pa倾向于吸附在导电材料117的表面上而不是晶种层115的表面上。

由于保护剂pa具有多个活性部位as，且所述多个活性部位as可同时与导电材料117的表面上的多个金属原子相互作用，因此导电材料117对于保护剂pa有较佳的吸附效率。吸附在导电材料117上的保护剂pa可在导电材料117的表面及侧壁上形成保护层121。另一方面，吸附在晶种层115上的保护剂pa相对少于吸附在导电材料117上的保护剂pa。因此，不太可能在晶种层115的表面上形成保护层。

在湿式刻蚀工艺118的第一刻蚀步骤期间，保护层121可保护导电材料117免受刻蚀剂et与导电材料117之间的接触和/或相互作用的影响。因此，导电材料117的刻蚀速率降低。另一方面，由于在晶种层115的表面上不存在保护层或者在晶种层115的表面上不存在薄且不连续的保护层，因此刻蚀剂et可直接接触晶种层115和/或与晶种层115相互作用。因此，晶种层115的刻蚀速率高于导电材料117的刻蚀速率。换句话说，通过添加保护剂pa，刻蚀溶液可在晶种层115与导电材料117之间具有更好的刻蚀选择性。在一些实施例中，晶种层115的刻蚀速率对导电材料117的刻蚀速率的比率介于从1到10的范围内。

通过向第一刻蚀步骤中使用的刻蚀溶液中添加保护剂pa，可降低导电材料117的刻蚀速率。因此，在主刻蚀工艺完成之后，可有足够的时间来执行过刻蚀工艺，且因此，可提高刻蚀均匀性。在一些实施例中，晶种层115的厚度为约20纳米(nm)到约1000nm，刻蚀速率为约2纳米/秒(nm/sec)到约500nm/sec。在一些实施例中，主刻蚀工艺的时间介于从0.1min到10min的范围内，且过刻蚀工艺的时间介于从主刻蚀工艺的时间的1％到2000％的范围内。在一些实施例中，在执行湿式刻蚀工艺118之后，导电材料117a具有7.8％或小于7.8％的不均匀性。在本文中，不均匀性由晶种层的刻蚀工艺之后的导电材料(即，重布线层(redistributionlayer，rdl))117a的临界尺寸的3*sigma/平均值来定义。换句话说，可提高导电材料117a的均匀性。

参照图2d，在湿式刻蚀工艺的第一刻蚀步骤期间，移除铜层1152的被暴露出的部分，且部分地移除导电材料117。在一些实施例中，在移除铜层1152之后，通过去离子水来清洁导电材料117的表面及钛层1151的表面。此后，使用刻蚀溶液对钛层1151执行湿式刻蚀工艺的第二刻蚀步骤。在一些实施例中，刻蚀溶液可包含氢氟酸溶液、或者过氧化氢与氢氧化钠的混合物。在钛层1151被移除之后，留下晶种层115a的一部分及导电材料117a的一部分。晶种层115a与导电材料117a一起形成导电柱116。在一些实施例中，在形成导电柱116之后，通过去离子水进一步处理来清洁所形成的导电柱116的表面及底部介电层108的表面。

在湿式刻蚀工艺的第一刻蚀步骤期间，保护剂可保护导电材料的表面、可减少导电材料117的宽度及高度的损耗、且还可减少对导电材料117的损坏。因此，可降低导电材料117a的顶表面粗糙度及侧壁表面粗糙度。在一些实施例中，导电材料117a的顶表面粗糙度及侧壁表面粗糙度ra小于50nm。导电材料117a的顶表面及侧壁的表面粗糙度ra的改善可提供更好的阻抗控制及更低的信号损耗，对于高频信号传输应用而言尤其如此。

返回参照图1c，通过粘合剂128将集成电路(ic)管芯126及127粘合到离型层104。ic管芯126及127侧向贴合在导电柱116的旁边。ic管芯126及127可为逻辑管芯(例如，中央处理器、微控制器等)、存储器管芯(例如，动态随机存取存储器(dynamicrandomaccessmemory，dram)管芯、静态随机存取存储器(staticrandomaccessmemory，sram)管芯等)、功率管理管芯(例如，功率管理集成电路(powermanagementintegratedcircuit，pmic)管芯)、射频(radiofrequency，rf)管芯、传感器管芯、微机电系统(micro-electro-mechanical-system，mems)管芯、信号处理管芯(例如，数字信号处理(digitalsignalprocessing，dsp)管芯)、前端管芯(例如，模拟前端(analogfront-end，afe)管芯)、类似管芯、或它们的组合。另外，在一些实施例中，ic管芯126与127可具有不同的大小(例如，不同的高度和/或表面积)。在替代实施例中，ic管芯126与127可具有相同的大小(例如，相同的高度和/或表面积)。

参照图1c，在将ic管芯126及127粘合到底部介电层108之前，可根据适用的制造工艺来处理ic管芯126及127，以在ic管芯126及127中形成集成电路。举例来说，ic管芯126及127可各自包括半导体衬底130(例如经掺杂或未经掺杂的硅)、或者绝缘体上半导体(semiconductor-on-insulator，soi)衬底的有源层。半导体衬底可包含：其他半导体材料，例如锗；化合物半导体，包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp、和/或gainasp；或它们的组合。也可使用其他衬底，例如多层式衬底或梯度衬底。可在半导体衬底130中和/或半导体衬底130上形成器件(例如，晶体管、二极管、电容器、电阻器等)，且可通过内连结构132(由例如半导体衬底130上的一个或多个介电层中的金属化图案形成)对所述器件进行内连，以形成集成电路。

ic管芯126及127还包括焊盘134(例如铝焊盘)，焊盘134连接到外部。焊盘134是位于可被称为ic管芯126及127的各自的有源侧上的器件。在内连结构132上以及在焊盘134的部分上形成钝化膜136。开口穿过钝化膜136延伸到焊盘134。管芯连接件138(例如导电柱(例如，包含例如铜等金属))延伸穿过钝化膜136中的开口且机械地耦合及电耦合到对应的焊盘134。管芯连接件138可通过例如镀覆或者类似工艺形成。管芯连接件138电耦合ic管芯126及127的对应的集成电路。

在ic管芯126及127的有源侧上(例如在钝化膜136及管芯连接件138上)存在介电材料140。介电材料140侧向包封管芯连接件138，且介电材料140与相应的ic管芯126及127侧向相连。介电材料140可为：聚合物，例如pbo、聚酰亚胺、bcb、或者类似聚合物；氮化物，例如氮化硅或者类似氮化物；氧化物，例如氧化硅、psg、bsg、bpsg、或类似氧化物；或者类似材料或它们的组合，且介电材料140可例如通过旋转涂布、层叠、cvd、或者类似工艺形成。

粘合剂128位于ic管芯126及127的背侧表面上并将ic管芯126及127粘合到底部介电层108。在一些实施例中，背侧表面可被称为第一表面或非有源表面。背侧表面与前侧表面相对，第一表面与第二表面相对，且非有源表面与有源表面相对。在进行单体化以分离ic管芯126与127之前可将粘合剂128施加到ic管芯126及127的背侧表面。粘合剂128可为任何合适的粘合剂、环氧树脂、管芯贴合膜(dieattachfilm，daf)、或者类似粘合剂。

参照图1d，在各种组件上形成包封体142。在形成之后，包封体142侧向包封导电柱116以及ic管芯126及127。在一些实施例中，包封体142包含模制化合物、模制底部填充胶、例如环氧树脂等树脂、它们的组合、或者类似材料。在一些其他实施例中，包封体142包含光敏材料，例如聚苯并恶唑(pbo)、聚酰亚胺(pi)、苯并环丁烯(bcb)、它们的组合、或者类似材料，可通过曝光及显影工艺或激光钻孔工艺容易地将包封体142图案化。在替代实施例中，包封体142包含：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺杂硼的磷硅酸盐玻璃(bpsg)；它们的组合；或者类似材料。

在一些实施例中，包封体142包含复合材料，所述复合材料包括基础材料(例如聚合物)及基础材料中的多种填料。所述填料可为：单一元素；化合物，例如氮化物、氧化物或它们的组合。所述填料可例如包含氧化硅、氧化铝、氮化硼、矾土、二氧化硅、或者类似材料。填料的横截面形状可为圆形、椭圆形、或任何其他形状。在一些实施例中，填料是球形颗粒、或者类似物。在一些实施例中，填料包括固体填料，但本公开并不仅限于此。在一些实施例中，填料的一小部分可为中空填料。

将包封体142的填料大小及填料含量控制在合适的范围内，且选择合适的基础材料及添加剂来形成包封体142，使得包封体142具有良好的性质来提供对ic管芯126及127的包封。举例来说，填料的平均填料大小可小于30μm。在一些实施例中，基于包封体142的总重量，包封体142中的填料的含量大于70重量％，例如70重量％到90重量％或多于90重量％。

包封体142可通过模压成型(compressionmolding)、传递成型(transfermolding)、旋转涂布、层叠、沉积、或者类似工艺来施加，且包封体142可形成在载体衬底102之上，使得导电柱116和/或ic管芯126被掩埋或覆盖。然后将包封体142固化。

参照图1e，然后对包封体142执行平坦化工艺以移除部分的包封体142，以暴露出导电柱116的顶表面及管芯连接件138的顶表面。在导电柱116的顶表面与ic管芯126的前侧表面不共面(如图1c中所示)的一些实施例中，也可通过平坦化工艺移除部分的导电柱116和/或部分的介电材料140。在一些实施例中，在平坦化工艺之后，导电柱116的顶表面、管芯连接件138的顶表面、介电材料140的顶表面及包封体142的顶表面实质上共面。平坦化工艺可为例如化学机械抛光(chemical-mechanicalpolish，cmp)、研磨工艺、或者类似工艺。在一些实施例中，例如如果已暴露出导电柱116及管芯连接件138，则可省略平坦化。导电柱116穿透包封体142，且导电柱116有时被称为穿孔116或集成扇出型穿孔(throughintegratedfan-outvia，tiv)116。

参照图1e，在ic管芯126的前侧表面、穿孔116的前侧表面及包封体142的前侧表面之上形成前侧重布线结构144。前侧重布线结构144包括：介电层146、150、154及158；金属化图案148、152及156；以及凸块下金属(ubm)162。金属化图案也可被称为重布线层或重布线线。前侧重布线结构144是作为实例示出。在前侧重布线结构144中可形成更多或更少的介电层及金属化图案。如果要形成较少的介电层及金属化图案，则可省略以下所述步骤及工艺。如果要形成更多的介电层及金属化图案，则可重复以下所述步骤及工艺。

图3a到图3f是示出根据本公开一些实施例的制造前侧重布线结构144及导电连接件164的方法的示意性剖视图。图4a到图4e是沿图3a到图3d的线i-i’截取的示意性剖视图，示出根据本公开一些实施例的制造前侧重布线结构144的金属化图案148的方法。

参照图1e、图3a及图4a，作为形成前侧重布线结构144的实例，在包封体142、穿孔116及管芯连接件138上沉积介电层146。在一些实施例中，介电层146由光敏材料(例如pbo、聚酰亚胺、bcb、或者类似光敏材料)形成，可使用光刻掩模来将介电层146图案化。介电层146可通过旋转涂布、层叠、cvd、类似工艺、或它们的组合来形成。然后将介电层146图案化。图案化形成暴露出穿孔116的部分及管芯连接件138的部分的通孔开口(未示出)。可通过可接受的工艺(例如当介电层146是光敏材料时，通过将介电层146暴露到光或者通过使用例如各向异性刻蚀进行刻蚀)来进行图案化。如果介电层146是光敏材料，则可在曝光之后使介电层146显影。

参照图3a、图4a以及图17的步骤s10，在介电层146之上以及在延伸穿过介电层146的通孔开口中形成晶种层145。在一些实施例中，晶种层145是金属层，晶种层145可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层145包括钛层1451及位于钛层1451之上的铜层1452，如图4a中所示。可使用例如pvd或者类似工艺形成晶种层145。

参照图3b、图4b以及图17的步骤s12，然后在晶种层145上形成光刻胶143并将光刻胶143图案化。可通过旋转涂布或者类似工艺形成光刻胶143且可将光刻胶143暴露到光以用于图案化。光刻胶143的图案对应于要形成的金属化图案148。图案化形成穿过光刻胶143的沟槽开口149，以暴露出晶种层145。在将光刻胶143图案化之后，光刻胶143可被称为图案化掩模层。

参照图3b、图4c以及图17的步骤s14，然后在光刻胶143的沟槽开口149中以及在晶种层145的被暴露出的部分上形成导电材料(或者被称为图案化导电层)147。导电材料147可通过镀覆(例如电镀或无电镀覆、或者类似工艺)形成。导电材料147可包含金属，如铜、钛、钨、铝、或者类似材料。

参照图3c及图4d，以及图17的步骤s16，移除光刻胶143。光刻胶143可通过例如使用氧等离子体或者类似物进行可接受的灰化工艺或剥除工艺来移除。

参照图3d及图4e，以及图17的步骤s18，一旦光刻胶143被移除，便可例如通过使用可接受的刻蚀工艺(例如通过湿式刻蚀工艺或干式刻蚀工艺)移除晶种层145的被暴露出的部分。在一些实施例中，执行湿式刻蚀工艺178以移除晶种层145的被暴露出的部分。湿式刻蚀工艺178可以与如图2c中所示的湿式刻蚀工艺118相同或类似的方式执行。

在湿式刻蚀工艺之后，留下晶种层145a及导电材料147a，且晶种层145a与导电材料147a形成金属化图案148。

参照图4d及图4e，在一些实施例中，由于将保护剂pa添加到刻蚀溶液中，因此可减少导电材料147的宽度及高度的损耗。在一些实施例中，导电材料147的宽度w1为约0.42μm，且导电材料147a的宽度w2为约0.4μm。导电材料147a的宽度w2对导电材料147的宽度w1的比率在66.7％到97.6％之间。换句话说，导电材料147的宽度w1的损耗δw％为约2.4％到33.3％，其中δw％＝(w1-w2)×100/w1。在导电材料147a之间的间隙g2的宽度s2保持相同的情况下，当导电材料147的宽度w1的损耗δw％较大时，需要将导电材料147之间的间隙g1的宽度s1设计成具有较小的宽度，所述较小的宽度对应于光刻胶143的较小的宽度wr。反之，当导电材料147的宽度w1的损耗δw％较小时，导电材料147之间的间隙g1的宽度s1将可设计成具有较大的宽度。因此，可使用具有较大的宽度wr的光刻胶143。在本公开的一些实施例中，由于导电材料147的宽度w1的损耗δw％较小，因此可使用具有较大的宽度wr的光刻胶143。在一些实施例中，光刻胶143的宽度wr为约0.4μm，且光刻胶143的高度hr为约1.0μm。光刻胶143的高宽比小于5，例如2.5。由于光刻胶143的高宽比减小，因此可避免光刻胶143由于较大的高宽比而塌陷。因此，可扩大图案化的窗口(patterningwindow)，且可提高光刻胶轮廓及临界尺寸均匀性。因此，可获得更好的器件性能。

在一些实施例中，导电材料147的高度h1为约0.82μm，且导电材料147a的高度h2为约0.8μm。导电材料147a的高度h2对导电材料147的高度h1的比率在80％与98.8％之间。换句话说，导电材料147的高度h1的损耗δh％为约1.2％到20％，其中δh％＝(h1-h2)×100/h1。由于导电材料147的高度h1的损耗δh％是小的，因此可形成具有期望的高度h1的导电材料147。因此，降低了生产成本。通过使用包含保护剂的刻蚀溶液，导电材料147的宽度损耗较小，因此可使用具有较大的宽度的光刻胶143。

参照图1e及图3d，金属化图案148包括：导线cl1，位于介电层146的顶表面上且沿介电层146的顶表面延伸。金属化图案148还包括：导通孔v1，延伸穿过介电层146以实体地连接及电连接到穿孔116及ic管芯126。导通孔v1的侧壁及导线cl1的侧壁可为直的或倾斜的。在一些实施例中，导通孔v1具有倾斜的侧壁且朝ic管芯126呈锥形。另外，金属化图案148可为共形层，且在导通孔v1上具有凹槽。

参照图1e及图3e，在形成金属化图案148之后，交替地形成介电层150、154、158与金属化图案152、156。介电层150、154及158可以类似于介电层146的方式形成，且可由与介电层146相同的材料形成。金属化图案152及156可包括：导线cl2及cl3，位于下伏的介电层上；以及导通孔v2及v3，分别延伸穿过下伏的介电层。金属化图案152及156可以类似于金属化图案148的方式形成，且可由与金属化图案148相同的材料形成。在介电层158上可选地形成ubm162且ubm162延伸穿过介电层158。ubm162可以类似于金属化图案148的方式形成，且可由与金属化图案148相同的材料形成。

参照图1e及图3f，在ubm162上形成导电连接件164。导电连接件164可为球栅阵列(ballgridarray，bga)连接件、焊料球、金属柱、受控塌陷芯片连接(controlledcollapsechipconnection，c4)凸块、微凸块、无电镀镍钯浸金技术(nickel-electrolesspalladium-immersiongoldtechnique，enepig)形成的凸块、或者类似物。导电连接件164包括通过溅镀、印刷、电镀、无电镀覆、cvd、或者类似工艺形成的金属柱(例如铜柱)。金属柱可为无焊料的且具有实质上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属顶盖层(metalcaplayer)。金属顶盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似材料、或它们的组合，且可通过镀覆工艺形成金属顶盖层。在另一实施例中，导电连接件164可包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似材料、或它们的组合。在一些实施例中，通过最初通过例如蒸镀、电镀、印刷、焊料转移、植球、或者类似方法等此种常用方法形成焊料层来形成导电连接件164。一旦已在结构上形成焊料层，便可执行回流工艺，以将材料成形为期望的凸块形状。

参照图1e及图1f，执行载体衬底剥离，以从包封体142及粘合剂128脱离(或“剥离”)载体衬底102，从而形成封装。根据一些实施例，所述剥离包括将例如激光光或uv光等光投射在离型层104上，使得离型层104在光的热量下分解且可移除载体衬底102。然后将封装翻转并放置在胶带(未示出)上。

参照图1f，在一些实施例中，在ubm162上形成导电连接件166，以通过前侧rdl结构144电连接到穿孔116及ic管芯126及127，且从而形成器件封装100a。在一些实施例中，导电连接件166可以类似于导电连接件164的方式形成，且可由与导电连接件164相同的材料形成。

图5a到图5d是示出根据本公开一些实施例的器件封装100b、101a、101b及101a’的示意性剖视图。

在以上实施例中，例如图1f，在ic管芯126及127的每一侧上分别存在两个穿孔116。在其他实施例中，可在包封体142中嵌置更多或更少的tiv116。另外，ic管芯126及127的任一侧上的穿孔116的数目可相同或不同。此外，在ic管芯126及127的每一侧上可分别不存在穿孔。举例来说，在图5a中所示的器件封装100b中，在ic管芯126及127的任一侧上不存在穿孔。

此外，在以上实施例中，例如图1f，在ic管芯126及127的背侧表面、包封体142的背侧表面以及穿孔116的背侧表面上存在底部介电层108。在其他实施例中，在ic管芯126及127的背侧表面、包封体142的背侧表面以及穿孔116的背侧表面上不存在底部介电层108。举例来说，在图5b及图5c中所示的器件封装101a及101b中，在ic管芯126及127的背侧表面以及包封体142的背侧表面上分别不存在底部介电层108。

另外，在一些实施例中，底部介电层108可由背侧rdl结构144’代替。举例来说，在图5d中所示的器件封装101a’中，导电连接件166通过背侧rdl结构144’电连接到穿孔116。背侧rdl结构144’可以类似于前侧rdl结构144、244或344(如下所述)的方式形成，且可由与前侧rdl结构144、244或344相同的材料形成。背侧rdl结构144’是作为实例示出。可在背侧rdl结构144’中形成更多或更少的介电层及金属化图案。

此外，尽管一个ic管芯126及一个ic管芯127被示为粘合在封装区中，但应理解，一个集成电路管芯126或更多个ic管芯126及127可粘合在每一封装区中。举例来说，一个集成电路管芯126可粘合在每一区中，一个集成电路管芯126及多个ic管芯127、多个ic管芯126或多个ic管芯127可粘合在每一区中。此外，ic管芯126与127的大小可不同。

图6a及图6b是示出根据本公开一些实施例的器件封装100c及100d的示意性剖视图。

参照图6a及图6b，器件封装100c及100d分别类似于图1f及图5a中所示的器件封装100a及100b，且不同之处在于器件封装100c及100d各自包括ic管芯126及ic管芯127a。ic管芯126可为具有大的覆盖区域的管芯，例如系统芯片(system-on-chip，soc)器件，且ic管芯127a可为存储器管芯，例如存储器管芯(例如，dram管芯、sram管芯、高带宽存储器(high-bandwidthmemory，hbm)管芯、混合存储器立方体(hybridmemorycube，hmc)管芯、或者类似管芯)的堆叠。在其他一些实施例中，ic管芯127a在管芯连接件138上具有管芯连接件138及导电顶盖(conductivecap)139，且管芯连接件138包括导电柱，且导电顶盖139包含金属。在一些实施例中，导电柱包含导电材料，例如铜、铝、金、镍、钯、类似材料、或它们的组合，且导电柱可通过溅镀、印刷、电镀、无电镀覆、cvd、或者类似工艺形成。导电顶盖139包含镍、锡、锡-铅、金、铜、银、钯、铟、镍-钯-金、镍-金、类似材料、或它们的组合，且导电顶盖139可通过镀覆工艺形成。

图7a到图7b是示出根据本公开一些实施例的制造器件封装102a的方法的示意性剖视图。图8是示出根据本公开一些实施例的器件封装102b的示意性剖视图。

参照图7b及图8，器件封装102a及102b分别类似于图1e及图5a中所示的器件封装100a及100b，不同之处在于器件封装102a及102b中所包括的前侧重布线结构244分别包括更多的介电层及金属化图案。

参照图7a，在一些实施例中，前侧重布线结构244包括第一重布线结构p1及位于第一重布线结构p1上的第二重布线结构p2。第一重布线结构p1包括：介电层146、150、154及158；以及金属化图案148、152及156。第二重布线结构p2包括：介电层250、254及258；及金属化图案248、252及256；以及凸块下金属(ubm)262。

介电层146、150、154及158以及金属化图案148、152及156的材料及形成可与如图1e及图5a中所示的器件封装100a及100b的对应部件的材料及形成相同或类似。

参照图7a、图8及图9a，在形成介电层158之后，可在介电层158上及介电层158中形成金属化图案160。金属化图案160包括晶种层159a及导电材料161a。金属化图案160可以类似于金属化图案148的方式形成，且可由与金属化图案148相同的材料形成。金属化图案160包括：导线cl4，位于介电层158的顶表面上且沿介电层158的顶表面延伸；以及导通孔v4，延伸穿过介电层158以实体地连接及电连接到导线cl3。

参照图7a、图8及图9b，作为形成前侧重布线结构244的第二重布线结构p2的实例，然后在金属化图案148及介电层158上形成光刻胶243并将光刻胶243图案化。光刻胶243可通过旋转涂布或者类似工艺形成且可将光刻胶243暴露到光以用于图案化。图案化形成穿过光刻胶243的通孔开口241，以暴露出金属化图案160。在将光刻胶243图案化之后，光刻胶243可被称为图案化掩模层。

参照图9b及图9c，然后在光刻胶243的通孔开口241中以及在金属化图案160的被暴露出的部分上形成导电材料247。导电材料247可通过镀覆(例如电镀或无电镀覆、或者类似工艺)形成。导电材料247可包含金属，如铜、钛、钨、铝、或者类似金属。在一些实施例中，导电材料247形成导通孔v5，且导电材料247与金属化图案160形成金属化图案248。

参照图9c，移除光刻胶243。光刻胶243可通过例如使用氧等离子体或者类似物进行可接受的灰化工艺或剥除工艺来移除。

参照图9d，一旦光刻胶243被移除，在介电层158及金属化图案248上沉积介电层250。在一些实施例中，介电层250与介电层146具有不同的材料。在替代实施例中，介电层250与介电层146具有相同的材料。

在一些实施例中，介电层250的材料可类似于包封体142的材料，且不同之处在于，基于介电层250的总重量，介电层250中的填料的含量大于30重量％，例如30重量％到80重量％或多于80重量％。

介电层250可通过模压成型、传递成型、旋转涂布、层叠、沉积、或者类似工艺来施加，且介电层250可形成在载体衬底102之上，使得金属化图案248和/或金属化图案160被掩埋或覆盖。然后将介电层250固化。然后对介电层250执行平坦化工艺，移除部分的介电层250，以暴露出金属化图案248的顶表面。在一些实施例中，在平坦化工艺之后，金属化图案248的顶表面与介电层250的顶表面实质上共面。平坦化工艺可为例如化学机械抛光(cmp)、研磨工艺、或者类似工艺。在一些实施例中，例如如果已暴露出金属化图案248，则可省略平坦化。

金属化图案248包括导电材料247及金属化图案160。导电材料247可为导通孔v5，且金属化图案160可包括导线cl4及导通孔v4。导线cl4形成在介电层158的顶表面上且沿介电层158的顶表面延伸。导通孔v4延伸穿过介电层158以实体地连接及电连接到导线cl3，而导通孔v5形成在导线cl4上且实体地连接及电连接到导线cl4。导通孔v5及导线cl4被介电层250包封。导通孔v4及v5的侧壁以及导线cl4的侧壁可为直的或倾斜的。另外，导线cl4可为共形层，且在导通孔v4上具有凹槽。

参照图9e以及图17的步骤s10及s12，在介电层250之上形成晶种层251。晶种层251可以类似于晶种层115的方式形成，且可由与晶种层115相同的材料形成。在晶种层251上形成光刻胶249并将光刻胶249图案化。光刻胶249可以类似于光刻胶143的方式形成，且可由与光刻胶143相同的材料形成。

参照图9e以及图17的步骤s14，在光刻胶249的开口中以及在晶种层251的被暴露出的部分上形成导电材料253。导电材料253可以类似于导电材料147的方式形成，且可由与导电材料147相同的材料形成。

参照图9f以及图17的步骤s16，可以类似于光刻胶143的方式移除光刻胶249。参照图9f及图9g以及图17的步骤s18，一旦光刻胶249被移除，便通过使用可接受的刻蚀工艺(例如通过湿式刻蚀工艺或干式刻蚀工艺)移除晶种层251的被暴露出的部分。在一些实施例中，通过湿式刻蚀工艺278移除晶种层251的被暴露出的部分。湿式刻蚀工艺278可通过使用与如图2c及图3a到图3d中所示的用于对晶种层115进行刻蚀的刻蚀溶液相同的刻蚀溶液来执行。在湿式刻蚀工艺278之后，留下晶种层251a及导电材料253a，且晶种层251a与导电材料253a形成导线cl5。

参照图9h，在导电材料253a上形成光刻胶255并将光刻胶255图案化。光刻胶255可以类似于光刻胶243的方式形成，且可由与光刻胶243相同的材料形成。

然后在光刻胶255的通孔开口中以及在导电材料253a的被暴露出的部分上形成导电材料257。导电材料257可以类似于导电材料147的方式形成，且可由与导电材料147相同的材料形成。导电材料257是导线cl5上的导通孔v6。导通孔v6与导线cl5形成金属化图案252。

参照图9i，移除光刻胶255。可以类似于光刻胶143的方式移除光刻胶255。一旦光刻胶255被移除，便在介电层250上形成介电层254。介电层254可以类似于介电层250的方式形成，且可由与介电层250相同的材料形成。在一些实施例中，介电层254的顶表面与导通孔v6的顶表面实质上共面，且介电层254的底表面与晶种层251a的底表面实质上共面。

参照图9j，在介电层254及金属化图案252上形成金属化图案256及介电层258。介电层258可以类似于介电层250的方式形成，且可由与介电层250相同的材料形成。金属化图案256可以类似于金属化图案252的方式形成，且可由与金属化图案252相同的材料形成。金属化图案256包括导线cl6及位于导线cl6上的导通孔v7。在一些实施例中，介电层258的顶表面与导通孔v7的顶表面实质上共面，且介电层258的底表面与导线cl6的晶种层的底表面实质上共面。

参照图9k，在介电层258上可选地形成ubm262。ubm262可以类似于导线cl5的方式形成，且可由与导线cl5相同的材料形成。在ubm262上形成导电连接件264。导电连接件264可以类似于如图1e中所示的导电连接件164的方式形成，且可由与如图1e中所示的导电连接件164相同的材料形成。

图10a到图10b是示出根据本公开一些实施例的制造器件封装103a的方法的示意性剖视图。图11是示出根据本公开一些实施例的器件封装103b的示意性剖视图。

参照图10b及图11，器件封装103a及103b分别类似于图1e及图5a中所示的器件封装100a及100b，不同之处在于器件封装103a及103b的ic管芯326及327以及前侧重布线结构344。ic管芯326及327类似于图1e及图5a中的ic管芯126及127，不同之处在于ic管芯326及327的管芯连接件(或被称为通孔)338的形成。

图12a到图12d是示出根据本公开一些实施例的制造ic管芯326的方法的示意性剖视图。

参照图12a，作为形成ic管芯326的实例，在半导体衬底(或被称为芯片)330上形成器件(未示出)及内连结构332。在内连结构332上形成焊盘334，且在内连结构332上以及在焊盘334的部分上形成钝化膜336。开口穿过钝化膜336延伸到焊盘334。半导体衬底330、内连结构332、焊盘334及钝化膜336的材料或形成可与如图1c中所示的ic管芯126的对应部件相同或类似。

参照图12a以及图17的步骤s10，在焊盘334及钝化膜336之上以及在延伸穿过钝化膜336的开口中形成晶种层335。在一些实施例中，晶种层335是金属层，晶种层335可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层335包括钛层及位于钛层之上的铜层。可使用例如pvd或者类似工艺形成晶种层335。

参照图12a以及图17的步骤s12，然后在晶种层335上形成光刻胶339并将光刻胶339图案化。光刻胶339可通过旋转涂布或者类似工艺形成，且可将光刻胶339暴露到光以用于图案化。光刻胶339的图案对应于管芯连接件338。图案化形成穿过光刻胶339的通孔开口，以暴露出晶种层335。

参照图12a以及图17的步骤s14，然后在光刻胶339的通孔开口中以及在晶种层335的被暴露出的部分上形成导电材料337。导电材料337可通过镀覆(例如电镀或无电镀覆、或者类似工艺)形成。导电材料337可包含金属，如铜、钛、钨、铝、或者类似金属。

参照图12b以及图17的步骤s16，移除光刻胶339。光刻胶339可通过例如使用氧等离子体或者类似物进行可接受的灰化工艺或剥除工艺来移除。

参照图12b及图12c，以及图17的步骤s18，一旦光刻胶339被移除，便例如通过使用可接受的刻蚀工艺(例如通过湿式刻蚀工艺378)移除晶种层335的被暴露出的部分。湿式刻蚀工艺378可通过使用与如图2c及图3a到图3d中所示的用于对晶种层115进行刻蚀的包含保护剂的刻蚀溶液相同或类似的刻蚀溶液来执行。在湿式刻蚀工艺378之后，留下晶种层335a及导电材料337a，且晶种层335a与导电材料337a形成管芯连接件338。

参照图12c，在ic管芯326的有源侧上(例如在钝化膜336及管芯连接件338上)形成介电材料340。介电材料340侧向包封管芯连接件338。介电材料140的材料及形成可与介电材料140相同或类似。

参照图12d，对芯片执行管芯锯切(单体化)步骤，以将芯片分离成多个ic管芯326。在一些实施例中，单体化工艺可包括锯切、激光烧蚀、刻蚀、它们的组合、或者类似工艺。

参照图10a，在载体衬底102上形成离型层104及底部介电层108之后，通过粘合剂128将ic管芯326及327粘合到离型层104，且在底部介电层108上形成导电柱(或被称为穿孔)116。载体衬底102、离型层104、底部介电层108及导电柱116的材料及形成可与如图1a到图1f中所示的对应部件的材料及形成相同或类似。ic管芯327的形成可与如图12a到图12d中所示的ic管芯326的形成相同或类似。ic管芯326及327可为逻辑管芯(例如，中央处理器、微控制器等)、存储器管芯(例如，动态随机存取存储器(dram)管芯、静态随机存取存储器(sram)管芯等)、功率管理管芯(例如，功率管理集成电路(pmic)管芯)、射频(rf)管芯、传感器管芯、微机电系统(mems)管芯、信号处理管芯(例如，数字信号处理(dsp)管芯)、前端管芯(例如，模拟前端(afe)管芯)、类似管芯、或它们的组合。另外，在一些实施例中，ic管芯326与327可具有不同的大小(例如，不同的高度和/或表面积)，且在其他实施例中，ic管芯326与327可具有相同的大小(例如，相同的高度和/或表面积)。

参照图10a，形成包封体142以侧向包封导电柱116及ic管芯326及327。包封体142的材料及形成可与如图1d到图1f中所示的对应部件的材料及形成相同或类似。

参照图10a，在包封体142、导电柱116、以及ic管芯326及327上形成前侧重布线结构344。前侧重布线结构344类似于如图7a及图7b中所示的前侧重布线结构244的第二重布线结构p2，且不同之处在于前侧重布线结构344的介电层的材料。

图13a到图13i是示出根据本公开一些实施例的制造前侧重布线结构344及导电连接件364的方法的示意性剖视图。

参照图10a及图13a，以及图17的步骤s10，作为形成前侧重布线结构344的实例，在包封体142、导电柱116、以及ic管芯326及327之上形成晶种层345。在一些实施例中，晶种层345可以类似于如图2d中所示的晶种层115的方式形成，且可由与如图2d中所示的晶种层115相同的材料形成。

参照图13a，以及图17的步骤s12，然后在晶种层上形成光刻胶343并将光刻胶343图案化。可通过旋转涂布或者类似工艺形成光刻胶343，且可将光刻胶343暴露到光以用于图案化。光刻胶343的图案对应于金属化图案348。图案化形成穿过光刻胶343的通孔开口349，以暴露出晶种层345。

参照图13a及13b，以及图17的步骤s14，然后在光刻胶343的通孔开口349中以及在晶种层345的被暴露出的部分上形成导电材料347。导电材料347可以类似于导电材料247的方式形成，且可由与导电材料247相同的材料形成。

参照图13b，以及图17的步骤s16，移除光刻胶343。可通过例如使用氧等离子体或者类似物进行可接受的灰化工艺或剥除工艺来移除光刻胶343。

参照图13b及图13c，以及图17的步骤s18，一旦光刻胶343被移除，便通过湿式刻蚀工艺378移除晶种层345的被暴露出的部分。湿式刻蚀工艺378可以与湿式刻蚀工艺118相同或类似的方式执行。在湿式刻蚀工艺378之后，留下晶种层345a及导电材料347a，且晶种层345a与导电材料347a形成金属化图案348。在一些实施例中，金属化图案348是导通孔，且因此可被称为导通孔v1。

参照图13d，在包封体142、穿孔116及管芯连接件338上沉积介电层350。在一些实施例中，介电层350由光敏材料(例如pbo、聚酰亚胺、bcb、或者类似材料)形成，可使用光刻掩模来将介电层350图案化。介电层350可通过旋转涂布、层叠、cvd、类似工艺、或它们的组合来形成。然后对介电层350执行平坦化工艺，以移除部分的介电层350，使得暴露出金属化图案348的顶表面。在一些实施例中，在平坦化工艺之后，金属化图案348的顶表面与介电层350的顶表面实质上共面。平坦化工艺可为例如化学机械抛光(cmp)、研磨工艺、或者类似工艺。在一些实施例中，例如如果已暴露出金属化图案348，则可省略平坦化。在一些实施例中，金属化图案348的晶种层345a的底表面与介电层350的底表面共面。

参照图13e，在金属化图案348及介电层350上形成金属化图案352。金属化图案352包括导线cl1及导通孔v2。导线cl1包括：晶种层351a，位于金属化图案348及介电层350上；以及导电材料353a，位于晶种层351a上。导通孔v2包括：导电材料357，位于导电材料353a上。金属化图案352可以类似于如图9g到图9h中所示的金属化图案252的方式形成，且可由与如图9g到图9h中所示的金属化图案252相同的材料形成。

参照图13f及图13g，在形成金属化图案352之后，在介电层350上形成介电层354，且在介电层354及金属化图案352上形成金属化图案356及介电层358。介电层354及358可以类似于介电层350的方式形成，且可由与介电层350相同的材料形成。金属化图案356可以类似于如图9g到图9h中所示的金属化图案252的方式形成，且可由与如图9g到图9h中所示的金属化图案252相同的材料形成。在一些实施例中，介电层354的顶表面与导通孔v2的导电材料357的顶表面共面，且介电层354的底表面与导线cl1的晶种层351a的底表面共面。在其他一些实施例中，介电层358的顶表面与导通孔v3的顶表面共面，且介电层358的底表面与导线cl2的晶种层的底表面共面。

参照图13h，在介电层358及金属化图案356上形成导线cl3及介电层360。导线cl3可以类似于如图9e到图9g中所示的导线cl5的方式形成，且可由与如图9e到图9g中所示的导线cl5相同的材料形成。介电层360可以类似于介电层350的方式形成，且可由与介电层350相同的材料形成。在一些实施例中，介电层360的底表面与导线cl3的晶种层的底表面共面。

参照图13i，然后将介电层360图案化。图案化形成暴露出导线cl3的部分的开口(未示出)。可通过可接受的工艺(例如当介电层360是光敏材料时，通过将介电层360暴露到光或者通过使用例如各向异性刻蚀进行刻蚀)进行图案化。如果介电层360是光敏材料，则可在曝光后将介电层360显影。

参照图13i，在介电层360上可选地形成ubm362，并将ubm362填充在介电层360的开口中。ubm362可以类似于如图1d及图3e中所示的ubm162的方式形成，且可由与如图1d及图3e中所示的ubm162相同的材料形成。在ubm362上形成导电连接件364。导电连接件364可以类似于如图1e及图5a中所示的导电连接件164的方式形成，且可由与如图1e及图5a中所示的导电连接件164相同的材料形成。

图14a到图14i是示出根据本公开一些实施例的制造组件封装105a的方法的示意性剖视图。

参照图14a，在临时载体12上放置ic管芯26。在一些实施例中，通过临时结合层14将ic管芯26贴合到临时载体12。临时载体12的材料可包括玻璃、金属、陶瓷、硅、塑料、它们的组合、它们的多层、或者可在后续处理中为ic管芯26提供结构支撑的其他合适的材料。在一些实施例中，临时载体12由玻璃制成，且临时结合层14包括粘合层(例如，管芯贴合膜(daf))、紫外(uv)固化层，例如光热转换(lthc)离型涂层、紫外(uv)胶(其当暴露到辐射源(例如，uv光或激光)时会降低或失去其粘合性)。可使用其他合适的临时粘合剂。

在将ic管芯26粘合到临时结合层14之前，可根据适用的制造工艺对ic管芯26进行处理，以在ic管芯26中形成集成电路。ic管芯26可类似于ic管芯126或326。举例来说，ic管芯26各自包括半导体衬底30、管芯连接件38及介电材料40。ic管芯26各自还可包括内连结构、焊盘及钝化膜(未示出)。ic管芯26可以类似于ic管芯126或326的方式形成。半导体衬底30、管芯连接件38、介电材料40、内连结构、焊盘及钝化膜可由与ic管芯126或326的对应部件相同的材料形成。

参照图14a，在ic管芯26之上形成包封体421且包封体421环绕ic管芯26。在一些实施例中，包封体421可包含一层或多层不可光图案化(non-photo-patternable)的绝缘材料，例如氮化硅、氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺杂硼的磷硅酸盐玻璃(bpsg)、它们的组合、或类似材料，且可使用cvd、pvd、ald、旋转涂布工艺、它们的组合、或者类似工艺形成包封体421。在其他实施例中，包封体421可包含一层或多层可光图案化的绝缘材料，例如聚苯并恶唑(pbo)、聚酰亚胺(pi)、苯并环丁烯(bcb)、它们的组合、或类似材料，且包封体421可使用旋转涂布工艺或者类似工艺形成。可使用与光刻胶材料类似的光刻方法来将这种可光图案化的绝缘材料图案化。在其他实施例中，包封体421可包含模制化合物，例如环氧树脂、树脂、可模制聚合物、它们的组合、或者类似材料。模制化合物可在实质上为液体的情况下施加，然后可通过化学反应(例如在环氧树脂或树脂中)固化。在其他实施例中，模制化合物可为作为能够设置在ic管芯26周围及ic管芯26之间的凝胶或可延展固体来施加的紫外(uv)或热固化聚合物。

将包封体421及ic管芯26平坦化，使得ic管芯26的前表面26-fs与包封体421的最顶表面实质上齐平或共面。在一些实施例中，可使用cmp工艺、研磨工艺、刻蚀工艺、它们的组合、或者类似工艺来将包封体421及ic管芯26平坦化。在一些实施例中，平坦化工艺暴露出管芯连接件38，使得管芯连接件38的被暴露出的表面与包封体421的最顶表面实质上齐平或共面。

参照图14b，在ic管芯26及包封体421上形成rdl结构441。rdl结构441包括介电层及金属化图案。在一些实施例中，rdl结构441可以与前侧rdl结构144、244或344相同或类似的方式形成。ic管芯26、包封体421及rdl结构441形成层位(tier)1的结构251。

参照图14c，在rdl结构441上形成导电柱161。在一些实施例中，导电柱161可以类似于如图2c中所示的导电柱116的方式形成，且由与导电柱116相同的材料形成。

参照图14d，将ic管芯271粘合到rdl结构441。ic管芯271与ic管芯26由不同的芯片单体化而成，且在功能及性质方面可不同。举例来说，ic管芯26是逻辑管芯(例如，系统芯片(soc)、中央处理器(cpu)、图形处理单元(gpu)等)。ic管芯271是存储器管芯(例如，动态随机存取存储器(dram)管芯、静态随机存取存储器(sram)管芯、同步动态随机存取存储器(sdram)、与非型闪存等)。ic管芯271各自包括半导体衬底301、管芯连接件381及介电材料401。ic管芯271各自可还包括内连结构、焊盘、及钝化膜(未示出)。ic管芯271可以类似于ic管芯126或326的方式形成。半导体衬底301、管芯连接件381、介电材料401、内连结构、焊盘、及钝化膜可由与ic管芯126或326的对应部件相同的材料形成。

在一些实施例中，可以背对面配置将ic管芯271设置在ic管芯26上。举例来说，ic管芯271的背侧表面271-bs面朝ic管芯26的前表面26-fs。背侧表面与前侧表面相对。在一些实施例中，前表面可被称为第一表面或有源表面。第一表面与第二表面相对，且非有源表面与有源表面相对。在一些实施例中，通过粘合剂281将ic管芯271粘合到rdl结构441。粘合剂281位于ic管芯271的背侧表面271-bs上并将ic管芯271粘合到rdl结构441。可在进行单体化以分离ic管芯271之前将粘合剂28施加到ic管芯271的背侧表面271-bs。粘合剂281可为任何合适的粘合剂、环氧树脂、管芯贴合膜(daf)、或者类似物。

参照图14d，将ic管芯271包封在形成在ic管芯271之上的包封体422中。在一些实施例中，包封体422可使用与包封体421类似的材料及方法形成，且本文中不再重复说明。导电柱161穿透包封体422，且导电柱161有时被称为穿孔161或集成扇出型穿孔(tiv)161。导电柱161通过rdl结构441电连接到ic管芯26。

参照图14e，在ic管芯271、导电柱161及包封体422上形成rdl结构442。在一些实施例中，rdl结构442可以与前侧rdl结构144、244或344相同或类似的方式形成。rdl结构442可通过rdl结构442及导电柱161电连接到ic管芯271及电连接到ic管芯26。rdl结构442、导电柱161、ic管芯271及包封体422在层位1结构251之上形成层位2的结构252。

参照图14f，在层位2结构252之上形成层位3的结构253、层位4的结构254、层位5的结构255、层位6的结构256、层位7的结构257及层位8的结构258。层位3的结构253包括rdl结构443、导电柱162、ic管芯272、及包封体423。层位4的结构254包括rdl结构444、导电柱163、ic管芯273、及包封体424。层位5的结构255包括rdl结构445、导电柱164、ic管芯274、包封体425。层位6的结构256包括rdl结构446、导电柱165、ic管芯275、及包封体426。层位7的结构257包括rdl结构447、导电柱166、ic管芯276、及包封体427。层位8的结构258包括rdl结构448、导电柱167、ic管芯277、及包封体428。在一些实施例中，ic管芯272到277可类似于ic管芯271，其中ic管芯272到277及ic管芯271的类似特征以类似数字参考方式提及。在一些实施例中，包封体423到428可使用与包封体421类似的材料及方法形成，且本文中不再重复说明。在一些实施例中，层位3结构253到层位8结构258可使用与上述层位2结构252类似的方法形成，且本文中不再重复说明。

参照图14f，在rdl结构448的顶表面处在导电焊盘上形成导电连接件54。在一些实施例中，导电焊盘包括ubm。在所示实施例中，在rdl结构448的介电层的开口中形成焊盘。在另一实施例中，焊盘(ubm)可延伸穿过rdl结构448的介电层的开口且还跨越rdl结构448的顶表面延伸。在一些实施例中，焊盘(ubm)可以类似于ubm162、262或362的方式形成，且可由与ubm162、262或362相同的材料形成。

在一些实施例中，导电连接件54包括导电柱52，在导电柱52之上具有金属顶盖层53(其可为焊料顶盖)。包括导电柱52及金属顶盖层53的导电连接件54有时被称为微凸块52/53。在一些实施例中，导电柱52包含导电材料，例如铜、铝、金、镍、钯、类似材料、或它们的组合且可通过溅镀、印刷、电镀、无电镀覆、cvd、或者类似工艺形成导电柱52。导电柱52可为无焊料的且具有实质上垂直的侧壁。在一些实施例中，在导电柱52的顶部上形成金属顶盖层53。金属顶盖层53可包含镍、锡、锡-铅、金、铜、银、钯、铟、镍-钯-金、镍-金、类似材料、或它们的组合且可通过镀覆工艺形成。在另一实施例中，导电连接件54不包括导电柱且是焊料球和/或凸块，例如受控塌陷芯片连接(c4)、无电镍浸金(electrolessnickelimmersiongold，enig)、无电镀镍钯浸金技术(enepig)形成的凸块、或者类似物。在此实施例中，凸块导电连接件54可包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似材料、或它们的组合。在此实施例中，通过最初通过例如蒸镀、电镀、印刷、焊料转移、植球、或者类似工艺等此种常用方法形成焊料层来形成导电连接件54。一旦已在结构上形成焊料层，便可执行回流，以将材料成形为期望的凸块形状。

参照图14g，在形成导电连接件54之后，将另一临时载体(未示出)可选地贴合到与临时载体12相对的层位8的结构258。在一些实施例中，在贴合另一临时载体(未示出)之前，可依据设计要求对层位8的结构258执行其他工艺。执行剥离工艺以从上覆结构释放临时载体12，使得暴露出ic管芯26的背侧表面26-bs。在一些实施例中，在将临时载体12剥离之后，对ic管芯26的背侧表面26-bs进行清洁以用于进一步处理。

参照图14h，将所得结构单体化成多个封装104a，使得每一封装104a包括ic管芯26以及相应的ic管芯271-277的堆叠。在一些实施例中，单体化工艺可包括锯切、激光烧蚀、刻蚀、它们的组合、或者类似工艺。在其他实施例中，可在执行单体化工艺之前移除临时载体(未示出)。临时载体(未示出)可使用cmp工艺、研磨工艺、刻蚀工艺、它们的组合、或类似工艺来移除。

在一些实施例中，封装104a包括一个或多个存储器管芯，例如存储器管芯(例如，dram管芯、sram管芯、高带宽存储器(hbm)管芯、混合存储器立方体(hmc)管芯、或者类似管芯)的堆叠。在存储器管芯的堆叠实施例中，封装104a可包括存储器管芯及存储器控制器二者，例如(举例来说)具有存储器控制器的四个或八个存储器管芯的堆叠。另外，在一些实施例中，封装104a的ic管芯26与ic管芯271-277可具有不同的大小(例如，不同的高度和/或表面积)，且在其他实施例中，ic管芯26与ic管芯271-277可具有相同的大小(例如，相同的高度和/或表面积)。

参照图14h，将封装104a贴合到组件56的第一侧。组件56可为中介层或另一管芯。在其中组件56是中介层的实施例中，组件56将一般来说不包括其中的有源器件，但中介层可包括形成在组件56的衬底70的第一表面70a中和/或衬底70的第一表面70a上的无源器件。穿孔(tv)72被形成为从衬底70的第一表面70a延伸到衬底70中。当衬底70是硅衬底时，tv72有时也被称为衬底穿孔或硅穿孔。tv72可通过例如刻蚀、铣削、激光技术、它们的组合、和/或类似工艺在衬底70中形成凹槽来形成。可例如通过使用氧化技术在凹槽中形成薄介电材料。可在衬底70的前侧之上以及在开口中共形地沉积薄阻挡层。阻挡层可包含氮化物或氮氧化物，例如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、它们的组合、和/或类似材料。可在薄阻挡层之上以及在开口中沉积导电材料。可通过电化学镀覆工艺、cvd、ald、pvd、它们的组合、和/或类似工艺形成导电材料。导电材料的实例是铜、钨、铝、银、金、它们的组合、和/或类似材料。通过例如cmp从衬底70的前侧移除多余的导电材料及阻挡层。因此，tv72可包含导电材料以及导电材料与衬底70之间的薄阻挡层。

在一些实施例中，通过组件56上的导电连接件54及导电柱58通过倒装芯片结合，将封装104a贴合到组件56的第一侧，以形成导电接头64。导电柱58可类似于导电柱52，且本文中不再重复说明。可使用例如拾取及放置工具将封装104a放置在导电连接件54上。在一些实施例中，金属顶盖层53形成在导电柱52(如图14f中所示)、组件56的导电柱58、或二者上。导电接头64分别通过rdl448及导电柱167将封装104a中的电路电耦合到组件56中的tv72。

参照图14h，通过焊料结合或直接金属对金属(例如铜对铜或锡对锡)结合将封装104a结合到组件56。在一些实施例中，通过回流工艺将封装104a结合到组件56。在此回流工艺期间，导电连接件54/58与rdl结构448的焊盘接触，以将封装104a电耦合到组件56。在结合工艺之后，可在导电柱52与金属顶盖层53的界面处以及在导电柱58与金属顶盖层53的界面处形成金属间化合物(intermetalliccompound，imc)(未示出)。

参照图14h，向封装104a与组件56之间的间隙中分配底部填充材料66。底部填充材料66可沿封装104a的侧壁向上延伸。底部填充材料66可为任何可接受的材料，例如聚合物、环氧树脂、模制底部填充胶、或者类似材料。可在贴合封装104a之后通过毛细流动工艺(capillaryflowprocess)形成或者可在贴合封装104a之前通过合适的沉积方法形成底部填充材料66。

参照图14h，在各种组件上形成包封体68。包封体68可类似于包封体142。在一些实施例中，包封体68包含模制化合物、环氧树脂、或者类似材料，且包封体68可通过模压成型、传递成型、或者类似工艺来施加。执行固化步骤以将包封体68固化，例如热固化、紫外(uv)固化、或者类似固化。在一些实施例中，将封装104a掩埋在包封体68中，且在包封体68的固化之后，可执行平坦化步骤(例如研磨)，以移除包封体68的多余部分，这些多余部分位于封装104a的顶表面之上。因此，封装104a的顶表面被暴露出，且与包封体68的顶表面齐平。

参照图14i，将图14h的结构翻转以准备形成组件56的第二侧。尽管未示出，但是对于图14i的工艺，可将所述结构放置在载体或支撑结构上。对衬底70的第二侧执行薄化工艺，以将衬底70薄化到第二表面70b，直到暴露出tv72。薄化工艺可包括刻蚀工艺、研磨工艺、类似工艺、或它们的组合。

参照图14i，在衬底70的第二表面70b上形成rdl结构74。rdl结构74可以类似于前侧rdl结构144、244或344的方式形成，且可由与前侧rdl结构144、244或344相同的材料形成。

参照图14i，在rdl结构74上还形成导电连接件84，并将导电连接件84电耦合到tv72。在一些实施例中，rdl结构74包括ubm82。在所示实施例中，ubm82延伸穿过rdl结构74的介电层的开口且还跨越重布线结构的顶表面延伸。在另一实施例中，ubm82形成在重布线结构74的介电层的开口中。ubm82可以类似于ubm162、262或362的方式形成，且可由与ubm162、262或362相同的材料形成。导电连接件84可以类似于导电连接件164、264或364的方式形成，且可由与导电连接件164、264或364相同的材料形成。导电连接件84可用于结合到附加的电气组件，所述电气组件可为半导体衬底、封装衬底、印刷电路板(printedcircuitboard，pcb)、或者类似物。将组件56单体化以形成组件封装105a，其中包括封装104a及组件56。单体化可通过锯切、切割、或者类似工艺进行。

参照图15及图16，在组件封装中可包括更多或更少的层位结构。举例来说，组件封装105b及105c类似于组件封装105a，且不同之处在于组件封装105b包括封装104b，且组件封装104c包括封装104c，其中封装104b及104c各自包括更少的层位结构。封装104b包括层位1结构251到层位6结构256，而封装104c包括层位1的结构251到层位4的结构254。

在本公开的实施例中，在对晶种层进行刻蚀期间使用包含具有多个活性部位的保护剂的刻蚀溶液。保护剂可保护晶种层上的导电材料的表面，使得可增加晶种层与导电材料之间的刻蚀选择性，且可增加刻蚀工艺窗口。另外，本公开的实施例还可减少导电材料的宽度损耗并减少对导电材料的损坏，从而不仅降低导电材料的表面粗糙度，还避免电性质故障且提高组件的可靠性。因此，本公开的实施例可应用于精细节距(fine-pitch)工艺的发展。

根据本公开的一些实施例，一种形成导电特征的方法包括：在衬底之上形成晶种层；在所述晶种层上形成图案化掩模层，其中所述图案化掩模层具有暴露出所述晶种层的开口；在所述开口中形成导电材料；移除所述图案化掩模层，以暴露出部分的所述晶种层；以及使用包含保护剂的刻蚀溶液移除所述部分的所述晶种层，从而形成导电特征，其中所述保护剂具有多个活性部位以吸附在所述导电材料上。

在一些实施例中，所述保护剂具有由下式表示的结构：

其中x1、x2及y具有所述多个活性部位，且r1及r2中的每一者包含烷基，并且n是1到200的整数。

在一些实施例中，所述保护剂具有由下式(1)表示的结构：

其中x1及x2中的每一者独立地表示—nh2、—sh、—cn、—oh、—cooh；y表示—nh—、—nr3—、—s—、—o—、或—coo—；r1、r2及r3中的每一者独立地表示具有1到10个碳原子的经取代或未经取代的直链或支链烷基、具有2到10个碳原子的经取代或未经取代的直链或支链炔基、具有2到10个碳原子的经取代或未经取代的直链或支链烯基、具有2到10个碳原子的经取代或未经取代的芳基、具有2到10个碳原子的经取代或未经取代的酯基、具有2到10个碳原子的经取代或未经取代的醚基、或它们的衍生物；且n是1到200的整数。

在一些实施例中，所述保护剂包括胺且所述多个活性部位包括氮原子、氧原子、硫原子或它们的组合。

在一些实施例中，述多个活性部位包括氮原子，且所述保护剂中氮原子的数目对碳原子的数目的比率大于0.08。

在一些实施例中，在所述移除所述部分的所述晶种层期间，所述导电材料的刻蚀速率小于所述晶种层的刻蚀速率。

在一些实施例中，所述图案化掩模层的高宽比小于5。

根据本公开的替代实施例，制造集成电路的方法包括：在衬底之上形成晶种层；在所述晶种层上形成图案化掩模层，其中所述图案化掩模层具有暴露出所述晶种层的通孔开口；在所述通孔开口中形成导电材料；移除所述图案化掩模层以暴露出部分的所述晶种层；以及使用刻蚀溶液移除所述部分的所述晶种层并在所述导电材料的表面及侧壁上形成保护层，从而形成导通孔，其中所述刻蚀溶液包含保护剂，且所述保护剂包括具有多个活性部位的胺。

在一些实施例中，所述具有多个活性部位的所述胺具有由下式(2)或(3)表示的结构：

其中r1、r2及r3中的每一者独立地表示具有1到10个碳原子的经取代或未经取代的直链或支链烷基、具有2到10个碳原子的经取代或未经取代的直链或支链炔基、具有2到10个碳原子的经取代或未经取代的直链或支链烯基、具有2到10个碳原子的经取代或未经取代的芳基、具有2到10个碳原子的经取代或未经取代的酯基、具有2到10个碳原子的经取代或未经取代的醚基、或它们的衍生物；以及n是1到200的整数。

在一些实施例中，所述胺包括二乙撑三胺、三(2-氨基乙基)胺、四乙撑五胺、或它们的组合。

在一些实施例中，所述的方法还包括：在所述形成所述晶种层之前，在所述衬底之上形成焊盘；以及在所述衬底之上形成钝化膜并暴露出部分的所述焊盘，其中所述导通孔形成管芯连接件以电连接到所述焊盘；以及在所述形成所述导通孔之后，在所述钝化膜上以及在所述导通孔上形成介电材料；以及执行单体化以将所述衬底分离成多个管芯。

在一些实施例中，所述的方法还包括在所述衬底之上以及在侧向上在所述导通孔的旁边贴合管芯；形成侧向包封所述导通孔及所述管芯的包封体，其中所述导通孔形成穿透所述包封体的穿孔；在所述管芯的第一侧、所述穿孔的第一侧及所述包封体的第一侧上形成重布线结构；形成多个第一导电连接件，以通过所述重布线结构电连接到所述管芯；执行剥离，以使所述衬底从所述包封体脱离；以及形成多个第二导电连接件，以电连接到所述穿孔。

在一些实施例中，所述的方法还包括：在所述形成所述晶种层之前，将管芯贴合在所述衬底之上，并形成侧向包封所述管芯的包封体，其中所述导通孔是重布线结构的通孔以电连接到所述管芯；在所述导通孔、所述管芯及所述包封体之上形成介电层；以及对所述介电层执行平坦化工艺。

根据本公开的一些实施例，一种形成封装的方法包括：提供管芯；形成包封体以至少包封所述管芯的侧壁；在所述管芯及所述包封体上形成重布线结构，所述在所述管芯及所述包封体上形成重布线结构包括：在所述管芯及所述包封体之上形成第一介电层；在所述第一介电层上形成晶种层；在所述晶种层上形成图案化导电层，其中部分的所述晶种层被所述图案化导电层暴露出；以及使用刻蚀溶液移除所述部分的所述晶种层并在所述第一导电材料的表面及侧壁上形成保护层，从而形成多条导线，其中刻蚀溶液包含保护剂，且所述保护剂包括具有多个活性部位的多胺。

在一些实施例中，所述多胺包括二级多胺、三级多胺、及它们的组合。

在一些实施例中，所述二级多胺包括二乙撑三胺及四乙撑五胺，且所述三级多胺包括三(2-氨基乙基)胺。

在一些实施例中，所述的方法还包括：

在所述形成所述晶种层之前，在所述第一介电层中形成多个通孔开口，

其中所述晶种层及所述图案化导电层还填充到所述通孔开口中以形成所述多条导线及多个第一通孔。

在一些实施例中，所述的方法还包括：在所述图案化导电层上形成多个第二通孔；形成第二介电层，以覆盖所述多个第二通孔、所述多条导线及所述第一介电层；以及对所述第二介电层执行平坦化工艺。

在一些实施例中，所述第一介电层与所述第二介电层包含相同的材料。

在一些实施例中，所述第一介电层包含聚合物，且所述第二介电层包含复合材料，所述复合材料包含基础材料及位于所述基础材料中的多种填料。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应知，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

[符号的说明]

12：临时载体

14：临时结合层

161、116：导电柱/穿孔/集成扇出型穿孔(tiv)

162、163、164、165、166、167、58：导电柱

251：层位1的结构

252：层位2的结构

253：层位3的结构

254：层位4的结构

255：层位5的结构

256：层位6的结构

257：层位7的结构

258：层位8的结构

26、271、272、273、274、275、276、277、126、127、127a、326、327：集成电路(ic)管芯

26-fs：前表面

26-bs、271-bs：背侧表面

281、128：粘合剂

30、301、130、330：半导体衬底

38、381、138、338：管芯连接件

40、401、140、340：介电材料

421、422、423、424、425、426、427、428、68、142：包封体

441、442、443、444、445、446、447、448、74：rdl结构

52：导电柱/微凸块

53：金属顶盖层/微凸块

54、84、164、166、264、364：导电连接件

56：组件

64：导电接头

66：底部填充材料

70：衬底

70a：第一表面

70b：第二表面

72：穿孔(tv)

82、162、262、362：凸块下金属(ubm)

100a、100b、101a、101a’、101b、100c、100d、102a、102b、103a、103b：器件封装

102：载体衬底

104：离型层

104a、104b、104c：封装

105a、105b、105c：组件封装

108：底部介电层/介电层

113、143、243、249、255、339、343：光刻胶

115、115a、145、145a、159a、251、251a、335、335a、345、345a、351a：晶种层

1151、1451：钛层

1152、1452：铜层

117、117a、147、147a、161a、247、253、253a、257、337、337a、347、347a、353a、357：导电材料

118、178、278、378：湿式刻蚀工艺

119：开口

121：保护层

132、332：内连结构

134、334：焊盘

136、336：钝化膜

139：导电顶盖

144、244、344：前侧重布线结构

144’：背侧rdl结构

146、150、154、158、250、254、258、350、354、358、360：介电层

148、152、156、160、248、252、256、348、352、356：金属化图案

149：沟槽开口

241、349：通孔开口

as：活性部位

cl、cl1、cl2、cl3、cl4、cl5、cl6：导线

et：刻蚀剂

g1、g2：间隙

h1、h2、hr：高度

i-i’：线

p1：第一重布线结构

p2：第二重布线结构

pa：保护剂

ra：顶表面粗糙度及侧壁表面粗糙度

s10、s12、s14、s16、s18：步骤

s1、s2、w1、w2、wr：宽度

v1、v2、v3、v4、v5、v6、v7：导通孔