包括圆角层的半导体封装的制作方法

本公开涉及一种半导体封装，更具体地，涉及一种包括圆角(fillet)层的半导体封装。

背景技术：

随着电子设备的尺寸减小和重量减小以及它们的功能多样化，用于电子设备的半导体封装也被制造得更小、更轻和多功能。这可以通过将多个半导体芯片例如以堆叠结构放置在单个封装内来实现。

然而，在单个封装内有许多半导体芯片的情况下，可能存在诸如由于裂纹等引起的频繁缺陷以及产品可靠性降低的问题。

技术实现要素：

半导体封装包括具有第一半导体基板的基底基板。第一保护层至少部分地覆盖第一半导体基板的顶侧。第一半导体芯片设置在第一保护层和第一圆角层上。第一圆角层填充第一保护层和第一半导体芯片之间的空间。基底基板包括在第一方向上延伸的第一侧表面以及从第一侧表面的两端在与第一方向交叉的第二方向上延伸的第二侧表面和第三侧表面。基底基板包括第一拐角区域，该第一拐角区域包括由第一侧表面和第二侧表面形成的第一拐角。由第一侧表面和第三侧表面形成第二拐角区域。侧面区域设置在第一拐角区域和第二拐角区域之间。侧面区域中的第一保护层包括与第一半导体芯片重叠的第一侧面沟槽。第一圆角层的一部分填充第一侧面沟槽。

半导体封装包括具有半导体基板的基底基板。保护层至少部分地覆盖半导体基板的顶侧。半导体芯片设置在保护层和圆角层上。圆角层填充保护层和半导体芯片之间的空间。基底基板包括在第一方向上延伸的第一侧表面和从第一侧表面的一端在与第一方向交叉的第二方向上延伸的第二侧表面。基底基板包括：第一拐角区域，包括由第一侧表面和第二侧表面形成的拐角；以及第一侧面区域，与拐角间隔开并且包括第一侧表面的一部分。在第一侧面区域中的保护层包括与半导体芯片重叠的第一侧面沟槽。在第一拐角区域中的保护层包括与半导体芯片重叠的拐角沟槽。第一侧面沟槽的体积大于拐角沟槽的体积。圆角层的一部分填充第一侧面沟槽和拐角沟槽。

半导体封装包括具有第一半导体基板的基底基板。第一保护层至少部分地覆盖第一半导体基板的顶侧。第一穿通孔穿透第一半导体基板和第一保护层。第一半导体芯片设置在第一保护层上。第一凸块电连接第一穿通孔和第一半导体芯片。第一圆角层在第一保护层和第一半导体芯片之间、至少部分地围绕第一凸块。基底基板包括在第一方向上延伸的第一侧表面和从第一侧表面的一端在与第一方向交叉的第二方向上延伸的第二侧表面。基底基板包括拐角区域，该拐角区域包括由第一侧表面和第二侧表面形成的拐角。与拐角间隔开的侧面区域包括第一侧表面的一部分。侧面区域中的第一保护层包括与第一半导体芯片重叠的第一侧面沟槽。第一圆角层的一部分填充第一侧面沟槽。

然而，本发明构思不必限于本文阐述的示例性实施方式。通过参考下面给出的本发明构思的详细描述，本发明构思的以上和其他方面对于本发明构思所属领域的普通技术人员将变得更加明显。

附图说明

通过参照附图详细描述本发明构思的示例实施方式，本发明构思的以上和其它方面对本领域普通技术人员将变得更加明显，附图中：

图1是示出根据本公开的一些示例性实施方式的半导体封装的布局图。

图2是沿着图1的线A-A截取的剖视图。

图3是示出图1的半导体封装的圆角层的布局图。

图4是示出根据本公开的一些示例性实施方式的半导体封装的剖视图。

图5是示出根据本公开的一些示例性实施方式的半导体封装的剖视图。

图6是示出根据本公开的一些示例性实施方式的半导体封装的布局图。

图7是示出根据本公开的一些示例性实施方式的半导体封装的布局图。

图8是示出根据本公开的一些示例性实施方式的半导体封装的布局图。

图9是沿着图8的线B-B截取的剖视图。

图10是示出根据本公开的一些示例性实施方式的半导体封装的布局图。

图11是沿着图10的线C-C截取的剖视图。

图12是示出图10的侧面沟槽和拐角沟槽的布局图。

图13是示出根据本公开的一些示例性实施方式的半导体封装的布局图。

图14是示出根据本公开的一些示例性实施方式的半导体封装的布局图。

具体实施方式

在下文中，将参照图1至图3描述根据本公开的一些示例性实施方式的半导体封装。

在本说明书中，尽管诸如第一和第二的术语用于描述各种元件或组件，但是这些元件或组件不必受这些术语限制。这些术语仅用于将单个元件或组件与其他元件或组件区分开。因此，在本发明构思内，以下描述的第一元件或组件可以是第二元件或组件。

图1是示出根据本公开的一些示例性实施方式的半导体封装的布局图。图2是沿着图1的线A-A截取的剖视图。

参照图1和图2，根据本公开的一些示例性实施方式的半导体封装包括基底基板100、第一半导体芯片200、第一凸块410、第一圆角层420和模制构件600。

基底基板100可以是例如印刷电路板(PCB)、陶瓷基板或中介层。可替代地，基底基板100可以是包括半导体元件的半导体芯片。基底基板100可以用作半导体封装的支撑基板。例如，如下文更详细描述的，第一半导体芯片200可以堆叠在基底基板100上。

如图1所示，基底基板100可以包括多个拐角区域CR1至CR4和多个侧面区域ER11至ER14。在下文中，基底基板100将被描述为仅包括四个拐角区域CR1至CR4和四个侧面区域ER11至ER14。然而，这仅是示例，并且拐角区域的数量和侧面区域的数量可以根据基底基板100的形状而不同。

例如，基底基板100可以包括第一侧表面SS1至第四侧表面SS4。第一侧表面SS1可以主要在第一方向Y上延伸。第二侧表面SS2可以从第一侧表面SS1的一端主要在与第一方向Y交叉的第二方向X上延伸。第三侧表面SS3从第二侧表面SS2的一端主要在第一方向Y上延伸并且可以面对第一侧表面SS1。第四侧表面SS4从第一侧表面SS1的另一端主要在第二方向X上延伸，并且可以面对第二侧表面SS2。在本公开的一些示例性实施方式中，第一侧表面SS1至第四侧表面SS4可以大致形成矩形形状。

第一拐角区域CR1可以包括由第一侧表面SS1和第四侧表面SS4形成的第一拐角。第二拐角区域CR2可以包括由第一侧表面SS1和第二侧表面SS2形成的第二拐角。第三拐角区域CR3可以包括由第二侧表面SS2和第三侧表面SS3形成的第三拐角。第四拐角区域CR4可以包括由第三侧表面SS3和第四侧表面SS4形成的第四拐角。

第一侧面区域ER11可以插设在第一拐角区域CR1和第二拐角区域CR2之间。第一侧面区域ER11可以与第一拐角区域CR1的第一拐角和第二拐角区域CR2的第二拐角间隔开。在本公开的一些示例性实施方式中，第一侧面区域ER11可以包括第一侧表面SS1的一部分。

第二侧面区域ER12可以插设在第二拐角区域CR2和第三拐角区域CR3之间。第二侧面区域ER12可以与第二拐角区域CR2的第二拐角和第三拐角区域CR3的第三拐角间隔开。在本公开的一些示例性实施方式中，第二侧面区域ER12可以包括第二侧表面SS2的一部分。

第三侧面区域ER13可以插设在第三拐角区域CR3和第四拐角区域CR4之间。第三侧面区域ER13可以与第三拐角区域CR3的第三拐角和第四拐角区域CR4的第四拐角间隔开。在本公开的一些示例性实施方式中，第三侧面区域ER13可以包括第三侧表面SS3的一部分。

第四侧面区域ER14可以插设在第一拐角区域CR1和第四拐角区域CR4之间。第四侧面区域ER14可以与第一拐角区域CR1的第一拐角和第四拐角区域CR4的第四拐角间隔开。在本公开的一些示例性实施方式中，第四侧面区域ER14可以包括第四侧表面SS4的一部分。

在本公开的一些示例性实施方式中，从基底基板100的中心CP到侧面区域ER11至ER14中的基底基板100的侧表面的距离可以小于从基底基板100的中心CP到拐角区域CR1至CR4中的基底基板100的侧表面的距离。例如，从基底基板100的中心CP到第一侧面区域ER11中的第一侧表面SS1的距离DS1可以小于从基底基板100的中心CP到第一拐角区域CR1中的第一侧表面SS1的距离DS2。

如图2所示，基底基板100可以包括第一半导体基板110和第一保护层130。

第一半导体基板110可以是例如体硅或SOI(绝缘体上硅)。可替代地，第一半导体基板110可以是硅基板或者可以包括(但是本发明构思不必限于包括)其他材料，诸如硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓和/或锑化镓。

第一保护层130可以至少部分地覆盖第一半导体基板110的顶侧。在本公开的一些示例性实施方式中，第一保护层130可以至少部分地覆盖第一半导体基板110的后侧。例如，可以在第一半导体基板110的前侧上形成半导体元件，并且可以在第一半导体基板110的后侧上形成第一保护层130。

第一保护层130可以包括非导电膜(NCF)。例如，第一保护层130可以包括(但是本发明构思不必限于包括)绝缘聚合物。第一保护层130可以通过例如旋涂工艺或喷涂工艺形成，但是本发明构思不必限于此。

第一保护层130可以包括侧面沟槽T11至T14。侧面沟槽T11至T14可以例如通过蚀刻第一保护层130的一部分来形成。

侧面沟槽T11至T14可以形成在侧面区域ER11至ER14中。例如，如图1所示，可以在第一侧面区域ER11中形成第一侧面沟槽T11，可以在第二侧面区域ER12中形成第二侧面沟槽T12，可以在第三侧面区域T3中形成第三侧面沟槽T13，并且可以在第四侧面区域ER14中形成第四侧面沟槽T14。

在本公开的一些示例性实施方式中，侧面沟槽T11至T14可以至少部分地与第一半导体芯片200重叠，该第一半导体芯片200在下面被更详细地描述。这里，术语“重叠”是指在垂直于基底基板100的顶侧的方向上的重叠。例如，从平面的角度来看，侧面沟槽T11至T14可以至少部分地被第一半导体芯片200覆盖。

尽管第一至第四侧面沟槽T11至T14被示出为具有彼此相同的尺寸，但这仅作为示例提供。例如，第一侧面沟槽T11至第四侧面沟槽T14可以具有彼此不同的长度、宽度或深度。因此，第一至第四侧面沟槽T11至T14可以具有彼此不同的体积。

另外，尽管第一至第四侧面沟槽T11至T14被示出为关于基底基板100的中心CP对称，但这仅作为示例提供。例如，根据形成第一圆角层420的工艺，第一至第四侧面沟槽T11至T14的布置和形状可以是各种各样的。

在本公开的一些示例性实施方式中，第一侧面沟槽T11和第三侧面沟槽T13可以均主要在第一方向Y上延伸，并且第二侧面沟槽T12和第四侧面沟槽T14可以均主要在第二方向X上延伸。

在本公开的一些示例性实施方式中，侧面沟槽T11至T14的深度可以小于第一保护层130的厚度。例如，如图2所示，第一侧面沟槽的深度T11和第三侧面沟槽T13的深度可以小于第一保护层130的厚度。例如，第一侧面沟槽T11的底侧的高度和第三侧面沟槽T13的底侧的高度可以高于第一半导体基板110的顶侧的高度。

在本公开的一些示例性实施方式中，拐角区域CR1至CR4中的第一保护层130可以不包括沟槽。例如，侧面沟槽T11至T14可以不延伸至拐角区域CR1至CR4。

在本公开的一些示例性实施方式中，基底基板100可以进一步包括穿透第一半导体基板110的多个第一穿通孔140。第一穿通孔140可以具有圆柱形状。

在本公开的一些示例性实施方式中，第一穿通孔140可以穿透第一半导体基板110和第一保护层130。例如，第一穿通孔140的底侧可以从第一半导体基板110的底侧暴露，第一穿通孔140的顶侧可以从第一保护层130的顶侧暴露。

在本公开的一些示例性实施方式中，第一穿通孔140可以不与侧面沟槽T11至T14重叠。例如，第一穿通孔140的顶侧可以不从侧面沟槽T11至T14暴露。

在本公开的一些示例性实施方式中，第一穿通孔140可以包括形成在柱状表面上的阻挡膜以及填充该阻挡膜的内部的掩埋导电层。阻挡膜可以包括(但是本发明构思不必限于包括)Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni和NiB中的至少一种。掩埋导电层可以包括(但本发明构思不必限于包括)至少一种Cu合金(诸如Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe和CuW中的一种)、W、W合金、Ni、Ru和Co。

在本公开的一些示例性实施方式中，绝缘膜可以插入在第一半导体基板110和第一穿通孔140之间。绝缘膜可以包括(但是本发明构思不必限于包括)氧化物膜、氮化物膜、碳化物膜、聚合物或其组合。

第一半导体芯片200可以堆叠在基底基板100上。第一半导体芯片200可以包括半导体元件。例如，第一半导体芯片200可以包括第二半导体基板210和第一半导体元件层220。

第二半导体基板210可以是例如体硅或SOI。可替代地，第一半导体基板110可以是硅基板，或者可以包括(但是本发明构思不必限于包括)其他材料，诸如硅锗、SGOI、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓和/或锑化镓。

第一半导体元件层220可以形成在第二半导体基板210上。在本公开的一些示例性实施方式中，第一半导体元件层220可以形成在第二半导体基板210的面对第一保护层130的表面上。例如，第一半导体元件层220可以插设在第一保护层130和第二半导体基板210之间。

第一半导体元件层220可以包括各种类型的多个单独元件和层间绝缘膜。上述单独元件可以包括各种微电子元件，例如，诸如CMOS晶体管(互补金属-绝缘体-半导体晶体管)的MOSFET(金属氧化物半导体场效应晶体管)、系统LSI(大规模集成)、闪存、DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、EEPROM(电可擦可编程只读存储器)、PRAM(相变随机存取存储器)、MRAM(磁随机存取存储器)、RRAM(电阻式随机存取存储器)、诸如CIS(CMOS图像传感器)的图像传感器、MEMS(微机电系统)、有源元件、无源元件等。

第一半导体元件层220的单独元件可以电连接到形成在第一半导体基板110中的导电区域。第一半导体元件层220可以包括电连接所述多个单独元件中的至少两个或者电连接所述多个单独元件和第一半导体基板110的导电区域的导电布线或导体。此外，可以通过绝缘膜将单独元件与其他相邻的单独元件电隔离。

第一凸块410可以插设在基底基板100和第一半导体芯片200之间。第一凸块410可以将基底基板100和第一半导体芯片200电连接。例如，第一凸块410插设在第一保护层130和第一半导体元件层220之间，并且可以连接到第一穿通孔140和第一半导体元件层220。

在本公开的一些示例性实施方式中，多个第一连接焊盘190可以形成在第一保护层130上。第一连接焊盘190可以形成在第一保护层130的顶侧上并且可以连接到第一穿通孔140的顶侧。第一凸块410可以形成在第一连接焊盘190上。因此，第一凸块410可以电连接到第一穿通孔140。在本公开的一些示例性实施方式中，第一连接焊盘190的宽度可以大于第一穿通孔140的宽度。

在本公开的一些示例性实施方式中，多个第二连接焊盘290可以形成在第一半导体芯片200上。第二连接焊盘290形成在第一半导体芯片200的底侧上并且可以连接到第一凸块410。因此，第一凸块410可以电连接到第一半导体芯片200。

第一圆角层420可以插设在基底基板100和第一半导体芯片200之间。而且，第一圆角层420可以至少部分地围绕第一凸块410、第一连接焊盘190和第二连接焊盘290。第一圆角层420可以是填充基底基板100和第一半导体芯片200之间的空间的底部填充层。

第一圆角层420可以包括(但是本发明构思不必限于包括)例如环氧树脂。在本公开的一些示例性实施方式中，第一圆角层420可以包括填料。填料可以包括例如二氧化硅。例如，填料可以具有0.1μm至几μm或更小的粒子尺寸，并且可以具有约0.3μm至1μm的平均粒子尺寸。在本公开的一些示例性实施方式中，相对于第一圆角层420的100wt％，第一圆角层420可以包括约55wt％至75wt％的填料。

第一圆角层420可以通过例如毛细管底部填充工艺形成，但是本发明构思不必限于此。

第一圆角层420的一部分可以填充侧面沟槽T11至T14。例如，如图2所示，第一圆角层420的下部可以填充第一侧面沟槽T11和第三侧面沟槽T13。

模制构件600可以形成在基底基板100上。模制构件600可以至少部分地覆盖第一圆角层420和第一半导体芯片200。模制构件600可以包括例如聚合物诸如树脂。例如，模制构件600可以包括(但本发明构思不必限于包括)EMC(环氧模塑料)。

在下文中，将参照图1至图3描述根据本公开的一些示例性实施方式的半导体封装的效果。

图3是示出图1的半导体封装的圆角层的布局图。为了便于解释，使用图1和图2来解释的内容的重复部分将被简要描述或被省略。在已被省略的元件的描述的程度上，可以假设，所省略的元件至少部分地类似于在本公开中其他地方详细描述的对应元件。

参照图3，根据本公开的一些示例性实施方式的半导体封装可以通过减少从第一半导体芯片200的侧表面(侧面)突出的第一圆角层420的量来提高产品可靠性。

例如，可以使用毛细管底部填充工艺来形成第一圆角层420以填充基底基板100和第一半导体芯片200之间的空间。在该工艺中，第一圆角层420可以从基底基板100的中心CP径向地扩展。由于第一半导体芯片200的拐角比第一半导体芯片200的侧表面(侧面)与基底基板100的中心CP间隔开更远，从第一半导体芯片200的外周表面突出的第一圆角层420的量可以随着其远离第一半导体芯片200的拐角而增加。结果，从第一半导体芯片200的侧表面(侧面)过度突出的第一圆角层420可以从模制构件600暴露并且引起诸如裂纹的缺陷，这导致半导体封装的产品可靠性的降低。

然而，根据本公开的一些示例性实施方式，半导体封装可以使用侧面沟槽T11至T14来减少从第一半导体芯片200的侧表面(侧面)突出的第一圆角层420的量。例如，侧面沟槽T11至T14可以在侧面区域(图1的ER11至ER14)中形成在第一保护层(图2的130)中。结果，由于从基底基板100的中心CP朝向第一半导体芯片200的侧表面(侧面)扩散的第一圆角层420的量减少，所以可以提供具有提高的产品可靠性的半导体封装。

此外，在本公开的一些示例性实施方式中，在拐角区域(图1的CR1至CR4)中的第一保护层130可以不包括沟槽。在这种情况下，可以维持从基底基板100的中心CP朝向第一半导体芯片200的拐角扩散的第一圆角层420的量。结果，可以形成更致密地填充基底基板100和第一半导体芯片200之间的空间的第一圆角层420。

图4是示出根据本公开的一些示例性实施方式的半导体封装的剖视图。为了便于说明，使用图1至图3解释的内容的重复部分将被简要描述或被省略。在已被省略的元件的描述的程度上，可以假设，所省略的元件至少部分地类似于在本公开中其他地方详细描述的对应元件。

参照图4，在根据本公开的一些示例性实施方式的半导体封装中，侧面沟槽T11至T14的深度大于或等于第一保护层130的厚度。

例如，如图所示，第一侧面沟槽T11的深度和第三侧面沟槽T13的深度可以大于或等于第一保护层130的厚度。

在本公开的一些示例性实施方式中，侧面沟槽T11至T14的底侧的高度可以低于或等于第一半导体基板110的顶侧的高度。例如，第一侧面沟槽T11的底侧和第三侧面沟槽T13的底侧可以暴露第一半导体基板110的一部分。

图5是示出根据本公开的一些示例性实施方式的半导体封装的剖视图。为了便于说明，使用图1至图3解释的内容的重复部分将被简要描述或被省略。在已被省略的元件的描述的程度上，可以假设，所省略的元件至少部分地类似于在本公开中其他地方详细描述的对应元件。

参照图5，根据本公开的一些示例性实施方式，半导体封装还包括第二半导体芯片300、第二凸块510和第二圆角层520。

第二半导体芯片300可以堆叠在第一半导体芯片200上。第二半导体芯片300可以包括半导体元件。例如，第二半导体芯片300可以包括第三半导体基板310和第二半导体元件层320。

第三半导体基板310可以是例如体硅或SOI。可替代地，第一半导体基板110可以是硅基板，或者可以包括(但是本发明构思不必限于包括)其他材料，诸如硅锗、SGOI、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。

第二半导体元件层320可以形成在第三半导体基板310上。在本公开的一些示例性实施方式中，第二半导体元件层320可以形成在第三半导体基板310的面对第二保护层230的表面上，第二保护层230将在下面更详细地描述。例如，第二半导体元件层320可以插设在第二保护层230和第三半导体基板310之间。

与第一半导体元件层220类似，第二半导体元件层320可以包括各种类型的多个单独元件和层间绝缘膜。

在本公开的一些示例性实施方式中，第一半导体芯片200可以进一步包括第二保护层230。第二保护层230可以至少部分地覆盖第二半导体基板210的顶侧。在本公开的一些实施方式中，第二保护层230可以至少部分地覆盖第二半导体基板210的后侧。例如，第一半导体元件层220可以形成在第二半导体基板210的前侧上，并且第二保护层230可以形成在第二半导体基板210的后侧上。第二保护层230可以包括非导电膜(NCF)。

在本公开的一些示例性实施方式中，第二保护层230可以包括第五侧面沟槽T15和第六侧面沟槽T17。例如，可以通过蚀刻第二保护层230的一部分来形成第五侧面沟槽T15和第六侧面沟槽T17。

类似于第一至第四侧面沟槽T11至T14，第五和第六侧面沟槽T15和T17可以形成在第一半导体芯片200的侧面区域中。在本公开的一些示例性实施方式中，第五和第六侧面沟槽T15和T17可以至少部分地与第二半导体芯片300重叠。由于第五和第六侧面沟槽T15和T17的布置类似于第一和第三侧面沟槽T11和T13的说明，因此以下将不提供其详细描述。在已被省略的元件的描述的程度上，可以假设，所省略的元件至少部分地类似于在本公开中其他地方详细描述的对应元件。

在本公开的一些示例性实施方式中，第一半导体芯片200可以进一步包括穿透第二半导体基板210的多个第二穿通孔240。第二穿通孔240可以具有圆柱形状。

在本公开的一些示例性实施方式中，第二穿通孔240可以穿透第一半导体元件层220、第二半导体基板210和第二保护层230。例如，第二穿通孔240的底侧可以从第一半导体元件层220的底侧暴露，第二穿通孔240的顶侧可以从第二保护层230的顶侧暴露。

在本公开的一些示例性实施方式中，第二穿通孔240可以不与第五和第六侧面沟槽T15和T17重叠。例如，第二穿通孔240的顶侧可以不从第五和第六侧面沟槽T15和T17暴露。

第二凸块510可以插设在第一半导体芯片200和第二半导体芯片300之间。第二凸块510可以将第一半导体芯片200和第二半导体芯片300电连接。例如，第二凸块510是插设在第二保护层230和第二半导体元件层320之间，并且可以连接到第二穿通孔240和第二半导体元件层320。

在本公开的一些示例性实施方式中，可以在第二保护层230上形成多个第三连接焊盘295。第三连接焊盘295形成在第二保护层230的顶侧上，并且可以连接到第二穿通孔240的顶侧。第二凸块510可以形成在第三连接焊盘295上。因此，第二凸块510可以电连接到第二穿通孔240。在本公开的一些示例性实施方式中，第三连接焊盘295的宽度可以大于第二穿通孔240的宽度。

在本公开的一些示例性实施方式中，多个第四连接焊盘390可以形成在第二半导体芯片300上。第四连接焊盘390形成在第二半导体芯片300的底侧上，并且可以连接到第二凸块510。因此，第二凸块510可以电连接到第二半导体芯片300。

第二圆角层520可以插设在第一半导体芯片200和第二半导体芯片300之间。而且，第二圆角层520可以至少部分地围绕第二凸块510、第三连接焊盘295和第四连接焊盘390。第二圆角层520可以是填充第一半导体芯片200和第二半导体芯片300之间的空间的底部填充层。

第二圆角层520可以包括(但是本发明构思不必限于包括)例如环氧树脂。第二圆角层520可以通过例如毛细管底部填充工艺形成，但是本发明构思不必限于此。

第二圆角层520的一部分可以填充第五和第六侧面沟槽T15和T17。例如，第二填角层520的下部可以填充第五和第六侧面沟槽T15和T17。因此，根据本公开的一些示例性实施方式的半导体封装可以通过减少从第一半导体芯片200的侧表面(侧面)和/或第二半导体芯片300的侧表面(侧面)突出的第二圆角层520的量来提高产品可靠性。

在本公开的一些示例性实施方式中，模制构件600可以至少部分地覆盖第一圆角层420、第一半导体芯片200、第二圆角层520和第二半导体芯片300。

图6是示出根据本公开的一些示例性实施方式的半导体封装的布局图。为了便于说明，使用图1至图3解释的内容的重复部分将被简要描述或被省略。在已被省略的元件的描述的程度上，可以假设，所省略的元件至少部分地类似于在本公开中其他地方详细描述的对应元件。

参照图6，在根据本公开的一些示例性实施方式的半导体封装中，每个侧面沟槽T11至T14包括多个子侧面沟槽。

例如，第一侧面沟槽T11可以包括第一子侧面沟槽T11a和第二子侧面沟槽T11b。第一子侧面沟槽T11a和第二子侧面沟槽T11b可以在第一侧面区域ER11中彼此间隔开。

在本公开的一些示例性实施方式中，第一子侧面沟槽T11a和第二子侧面沟槽T11b可以均主要在第一方向Y上延伸。

在本公开的一些示例性实施方式中，第一子侧面沟槽T11a和第二子侧面沟槽T11b可以沿着第二方向X布置。例如，第一子侧面沟槽T11a可以比第二子侧面沟槽T11b更靠近第一侧表面SS1。此外，例如，第二子侧面沟槽T11b可以比第一子侧面沟槽T11a更靠近第一侧表面SS1。

尽管第一子侧面沟槽T11a和第二子侧面沟槽T11b被示出为具有相同的尺寸，但这仅是示例。例如，第一子侧面沟槽T11a和第二子侧面沟槽T11b可以具有彼此不同的长度、宽度或深度。因此，第一子侧面沟槽T11a和第二子侧面沟槽T11b可以具有彼此不同的体积。

图7是示出根据本公开的一些示例性实施方式的半导体封装的布局图。为了便于说明，使用图1、2和6解释的内容的重复部分将被简要描述或被省略。在已被省略的元件的描述的程度上，可以假设，所省略的元件至少部分地类似于在本公开中其他地方详细描述的对应元件。

参照图7，在根据本公开的一些示例性实施方式的半导体封装中，第一子侧面沟槽T11a和第二子侧面沟槽T11b沿着第一方向Y布置。

例如，第一子侧面沟槽T11a可以比第二子侧面沟槽T11b更靠近第一拐角区域CR1。此外，例如，第二子侧面沟槽T11b可以比第一子侧面沟槽T11a更靠近第二拐角区域CR2。

图8是示出根据本公开的一些示例性实施方式的半导体封装的布局图。图9是沿着图8的线B-B截取的剖视图。为了便于说明，使用图1、图2和图6解释的内容的重复部分将被简要描述或被省略。在已被省略的元件的描述的程度上，可以假设，所省略的元件至少部分地类似于在本公开中其他地方详细描述的对应元件。

参照图8和图9，在根据本公开的一些示例性实施方式的半导体封装中，侧面沟槽T11至T14的长度随着其远离基底基板100的中心CP而增加。

例如，第一子侧面沟槽T11a的长度L1可以大于第二子侧面沟槽T11b的长度L2。在此，长度是指包括短边和比短边长的长边的物体中的长边的长度。例如，如图所示，第一子侧面沟槽T11a和第二子侧面沟槽T11b可以主要在第一方向Y上延伸。例如，第一子侧面沟槽T11a和第二子侧面沟槽T11b可以均包括在第一方向Y上延伸的长边。此时，第一子侧面沟槽T11a的长度L1和第二子侧面沟槽T11b的长度L2是指在第一方向Y上的长度。

尽管仅示出第一子侧面沟槽T11a的宽度W1与第二子侧面沟槽T11b的宽度W2相同，但这仅是示例。例如，第一子侧面沟槽T11a的宽度W1可以与第二子侧面沟槽T11b的宽度W2不同。在此，宽度是指包括短边和比短边长的长边的物体中的短边的长度。例如，第一子侧面沟槽T11a和第二子侧面沟槽T11b可以均包括在第二方向X上延伸的短边。此时，第一子侧面沟槽T11a的宽度W1和第二子侧面沟槽T11b的宽度W2是指在第二方向X上的长度。

在图9中，尽管第一子侧面沟槽T11a的深度D1仅示为与第二子侧面沟槽T11b的深度D2相同，但这仅是示例。例如，第一子侧面沟槽T11a的深度D1可以与第二子侧面沟槽T11b的深度D2不同。

图10是示出根据本公开的一些示例性实施方式的半导体封装的布局图。图11是沿着图10的线C-C截取的剖视图。图12是示出图10的侧面沟槽和拐角沟槽的布局图。为了便于说明，使用图1至图9解释的内容的重复部分将被简要描述或被省略。在已被省略的元件的描述的程度上，可以假设，所省略的元件至少部分地类似于在本公开内容中其他地方详细描述的对应元件。

参照图10至图12，在根据本公开的一些示例性实施方式的半导体封装中，第一保护层130包括拐角沟槽T21至T24。

例如，可以通过蚀刻第一保护层130的一部分来形成拐角沟槽T21至T24。

拐角沟槽T21至T24可以形成在拐角区域CR1至CR4中。例如，如图10所示，可以在第一拐角区域CR1中形成第一拐角沟槽T21，可以在第二拐角区域T22中形成第二拐角沟槽T22，可以在第三拐角区域CR3中形成第三拐角沟槽T23，可以在第四拐角区域CR4中形成第四拐角沟槽T24。

在本公开的一些示例性实施方式中，拐角沟槽T21至T24可以至少部分地与第一半导体芯片200交叠。例如，从平面的角度来看，拐角沟槽T21至T24可以至少部分地被第一半导体芯片200覆盖。

在本公开的一些示例性实施方式中，拐角沟槽T21至T24的体积可以小于侧面沟槽T11至T14的体积。沟槽的体积可以被定义为例如每个沟槽的长度、宽度和深度的乘积。

例如，如图12所示，第一侧面沟槽T11的长度L1可以大于第一拐角沟槽T21的长度L3。可替代地，例如，第一侧面沟槽T11的宽度W1可以大于第一拐角沟槽T21的宽度W3。可替代地，例如，如图11所示，第一侧面沟槽T11的深度D1可以大于第一拐角沟槽T21的深度D3。

从第一半导体芯片200的侧表面(侧面)突出的第一圆角层420的量可以通过形成在侧面区域ER11至ER14中的侧面沟槽T11至14的体积和形成在拐角区域CR1至CR4中的拐角沟槽T21至T24的体积来控制。

图13是示出根据本公开的一些示例性实施方式的半导体封装的布局图。为了便于说明，使用图1至图12解释的内容的重复部分将被简要描述或被省略。在已被省略的元件的描述的程度上，可以假设，所省略的元件至少部分地类似于在本公开中其他地方详细描述的对应元件。

参照图13，在根据本公开的一些示例性实施方式的半导体封装中，从平面的角度来看，侧面沟槽T11至T14具有弯曲的形状。

在本公开的一些示例性实施方式中，侧面沟槽T11至T14可以均形成背离基底基板100的中心CP的凹面。例如，如图所示，第一侧面沟槽T11可以形成朝向右侧的凹面，第二侧面沟槽T12可以形成朝向顶部的凹面，第三侧面沟槽T13可以形成朝向左侧的凹面，第四侧面沟槽T14可以形成朝向底部的凹面。

在本公开的一些示例性实施方式中，类似于侧面沟槽T11至T14，拐角沟槽T21至T24可以均具有背离基底基板100的中心CP的凹面。

图14是示出根据本公开的一些示例性实施方式的半导体封装的布局图。为了便于说明，使用图1至图12解释的内容的重复部分将被简要描述或被省略。在已被省略的元件的描述的程度上，可以假设，所省略的元件至少部分地类似于在本公开中其他地方详细描述的对应元件。

参照图14，在根据本公开的一些示例性实施方式的半导体封装中，基底基板100还包括第五至第十二侧面区域ER21至ER28。

第五侧面区域ER21可以插设在第一拐角区域CR1和第一侧面区域ER11之间。第六侧面区域ER22可以插设在第二拐角区域CR2和第一侧面区域ER11之间。第七侧面区域ER23可以插设在第二拐角区域CR2和第二侧面区域ER12之间。第八侧面区域ER24可以插设在第三拐角区域CR3和第二侧面区域ER12之间。第九侧面区域ER25可以插设在第三拐角区域CR3和第三侧面区域ER13之间。第十侧面区域ER26可以插设在第四拐角区域CR4和第三侧面区域ER13之间。第十一侧面区域ER27可以插设在第四拐角区域CR4和第四侧面区域ER14之间。第十二侧面区域ER28可以插设在第一拐角区域CR1和第四侧面区域ER14之间。

在本公开的一些示例性实施方式中，从基底基板100的中心CP到第五至第十二侧面区域ER21至ER28中的基底基板100的侧表面的距离可以大于到第一至第四侧面区域ER11至ER14中的基底基板100的侧表面的距离。另外，在本公开的一些示例性实施方式中，从基底基板100的中心CP到第五至第十二侧面区域ER21至ER28中的基底基板100的侧表面的距离可以小于从基底基板100的中心CP到拐角区域CR1至CR4中的基底基板100的侧表面的距离。

在本公开的一些示例性实施方式中，第七至第十四侧面沟槽T31至T38可以形成在第五至第十二侧面区域ER21至ER28中。例如，如图所示，第七至第十四侧面沟槽T31、T32、T33、T34、T35、T36、T37和T38中的每个可以形成在第五至第十二侧面区域ER21至ER28中。

在本公开的一些示例性实施方式中，第七至第十四侧面沟槽T31至T38可以至少部分地与第一半导体芯片200重叠。

在本公开的一些示例性实施方式中，第七至第十四侧面沟槽T31至T38中的每个的体积可以小于第一至第四侧面沟槽T11至T14中的每个的体积。在本公开的一些示例性实施方式中，第七至第十四侧面沟槽T31至T38中的每个的体积可以大于第一至第四拐角沟槽T21至T24中的每个的体积。沟槽的体积可以被定义为例如每个沟槽的长度、宽度和深度的乘积。可以相应地控制从第一半导体芯片200的侧表面(侧面)突出的第一圆角层420的量。

本领域技术人员将理解，可以在不实质上脱离本公开的原理的情况下，对这里描述的本公开的示例性实施方式进行许多变化和修改。

本申请要求于2019年10月11日在韩国知识产权局提交的韩国专利申请第10-2019-0125852的优先权，其全部内容通过引用合并于此。