一种半导体器件及其制造方法与流程

1.本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。


背景技术：

2.igbt(绝缘栅双极晶体管)是由双极型三极管和绝缘栅型场效应晶体管组成的复合型电压驱动式器件，其兼有mosfet(金属氧化物半导体场效应晶体管)的高输入阻抗和bjt(双极结型晶体管)低导通压降两方面的优点。
3.如图1示出了现有的igbt半导体器件的栅极介质层在电镜下的形貌图片，目前igbt器件中栅电极与发射极区之间的漏电成为影响器件良率的一大因素，如何解决栅电极和发射极区之间的漏电在降低制造成本与提高器件可靠性这两个方面都非常重要。
4.鉴于上述问题的存在，有必要提出一种新的半导体器件及其制造方法。


技术实现要素：

5.在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
6.针对目前存在的问题，本发明提供一种半导体器件的制造方法，所述制造方法包括：
7.提供半导体衬底，所述半导体衬底具有彼此相对的第一表面和第二表面；在所述半导体衬底中形成第一掺杂类型的漂移区；在所述半导体衬底的第一表面上形成栅极介质层；在所述栅极介质层上形成图案化的栅电极；在所述半导体衬底中的漂移区内形成第二掺杂类型的发射极区；至少部分去除所述发射极区之上的所述栅极介质层；在所述半导体衬底的第一表面上形成氧化层，所述氧化层至少覆盖所述栅电极的顶部和侧壁以及剩余的所述栅极介质层的顶部和侧壁；在所述发射极区中形成第一掺杂类型的源漏区；在所述半导体衬底的第二表面内形成第二掺杂类型的集电极区。
8.在一个示例中，所述氧化层的厚度在120-180埃之间。
9.在一个示例中，形成所述氧化层的温度在800-900摄氏度之间。
10.在一个示例中，所述氧化层为热氧化层。
11.在一个示例中，在所述半导体衬底中的漂移区内形成第二掺杂类型的发射极区包括：在所述半导体衬底中的漂移区内形成具有第一宽度和第一深度的第二掺杂类型的第一阱区，所述第一阱区具有第一掺杂浓度；在所述半导体衬底中的漂移区内形成具有第二宽度和第二深度的第二掺杂类型的第二阱区，所述第二阱区具有第二掺杂浓度，所述第一阱区和所述第二阱区共同构成所述发射极区，其中所述第一宽度大于所述第二宽度，所述第一深度小于所述第二深度，所述第一掺杂浓度小于所述第二掺杂浓度，其中所述第一阱区与所述第二阱区的位置部分重合。
12.在一个示例中，所述方法还包括在所述发射极区中形成第一掺杂类型的源漏区之
后、在所述半导体衬底的第二表面内形成第二掺杂类型的集电极区之前，在所述半导体衬底的第一表面上形成层间介质层，以及在所述层间介质层中形成与所述源漏区和所述发射极区连接的接触的步骤。
13.在一个示例中，所述方法还包括在所述半导体衬底的第二表面内形成第二掺杂类型的集电极区之前，从所述第二表面减薄所述半导体衬底的步骤。
14.在一个示例中，所述方法还包括在所述半导体衬底的第二表面内形成第二掺杂类型的集电极区之后，在所述半导体衬底的第二表面上形成与所述集电极区连接的背部电极的步骤。
15.本发明还提供了一种半导体器件，包括：半导体衬底，所述半导体衬底具有彼此相对的第一表面和第二表面；在所述半导体衬底中形成有第一掺杂类型的漂移区；在所述半导体衬底的第一表面上形成有栅极介质层；在所述栅极介质层上形成有图案化的栅电极；在所述半导体衬底中的漂移区内形成有第二掺杂类型的发射极区；在所述半导体衬底的第一表面上形成的氧化层，所述氧化层至少覆盖所述栅电极的顶部和侧壁以及所述栅极介质层的顶部和侧壁；在所述发射极区中形成的第一掺杂类型的源漏区；在所述半导体衬底的第二表面内形成的第二掺杂类型的集电极区。
16.在一个示例中，所述氧化层为热氧化层，厚度在120-180埃之间。
17.本发明实施例的半导体器件及其制造方法，在离子注入形成源漏区之前形成至少覆盖栅电极的顶部和侧壁以及剩余的栅极介质层的顶部和侧壁的氧化层，可以修复栅极侧壁的氧化层形貌，提高其耐压能力，减少栅电极和发射极区之间的漏电问题。
附图说明
18.本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
19.附图中：
20.图1示出了现有的igbt半导体器件的栅极介质层在电镜下的形貌图片；
21.图2a-图2i示出了本发明一个实施例中的半导体器件的制造方法依次执行所获得器件的剖面示意图；
22.图3示出了本发明一个实施例中的半导体器件的制造方法的步骤流程图；
23.图4示出了根据本发明一个实施例中的半导体器件的栅极介质层在电镜下的形貌图片。
具体实施方式
24.在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
25.应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终
相同附图标记表示相同的元件。
26.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
27.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
28.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
29.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
30.目前igbt器件中栅电极与发射极区之间的漏电成为影响器件良率的一大因素，如何解决栅电极和发射极区之间的漏电在降低制造成本与提高器件可靠性这两个方面都非常重要。
31.栅电极和发射极区之间的漏电排除缺陷原因外主要是工艺流程中栅极介质层(通常为氧化物层)的耐压低造成的，在干法蚀刻多晶硅层形成图案化的栅电极后，发射极区表面的栅极介质层需要再经过蚀刻(通常为湿蚀刻)将其减薄到适合后续源漏区(例如n+区)离子注入的厚度，在湿蚀刻过程中，栅极介质层侧壁被横向蚀刻，图1为栅极介质层在电镜下的形貌图片，可见栅极介质层的耐压性遭到了影响。
32.因此，鉴于上述问题的存在，本发明提供一种半导体器件的制造方法，以解决上述技术问题，所述制造方法包括：
33.提供半导体衬底，所述半导体衬底具有彼此相对的第一表面和第二表面；在所述半导体衬底中形成第一掺杂类型的漂移区；在所述半导体衬底的第一表面上形成栅极介质层；在所述栅极介质层上形成图案化的栅电极；在所述半导体衬底中的漂移区内形成第二掺杂类型的发射极区；至少部分去除所述发射极区之上的所述栅极介质层；在所述半导体衬底的第一表面上形成氧化层，所述氧化层至少覆盖所述栅电极的顶部和侧壁以及剩余的所述栅极介质层的顶部和侧壁；在所述发射极区中形成第一掺杂类型的源漏区；在所述半导体衬底的第二表面内形成第二掺杂类型的集电极区。
34.在一个示例中，所述氧化层为热氧化层。所述氧化层的厚度在120-180埃之间。形成所述氧化层的温度在800-900摄氏度之间。
35.本发明的半导体器件制造方法，在离子注入形成源漏区之前形成至少覆盖栅电极的顶部和侧壁以及剩余的栅极介质层的顶部和侧壁的氧化层，可以修复栅极侧壁的氧化层形貌，提高其耐压能力，减少栅电极和发射极区之间的漏电问题。
36.为了彻底理解本发明，将在下列的描述中提出详细步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
37.下面将结合附图对本技术的半导体器件的制造方法进行描述，其中，图2a-图2i示出了本发明一个实施例中的半导体器件的制造方法依次执行所获得器件的剖面示意图；图3示出了本发明一个实施例中的半导体器件的制造方法的步骤流程图。
38.在一个实施例中，如图3所示，本发明的半导体器件的制造方法，包括以下步骤：
39.步骤s310：提供半导体衬底210，该半导体衬底具有彼此相对的第一表面a和第二表面b。(如图2a所示)
40.示例性地，半导体衬底可以是以下所提到的材料中的至少一种：单晶硅、多晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。
41.在本实施例中，该半导体衬底为多晶硅衬底。示例性地，该半导体衬底为fz(区熔法)衬底。
42.示例性地，该半导体衬底的电阻为50-100欧姆。
43.示例性地，第一表面a可以为半导体衬底的正面，第二表面b可以为半导体衬底的背面。
44.步骤s320：在半导体衬底中形成第一掺杂类型的漂移区220。(如图2b所示)
45.示例性地，漂移区位于半导体衬底内，一般为轻掺杂区。
46.示例性地，第一掺杂类型可以为n型掺杂，其掺杂浓度可以在1e9～1e
13
cm-3
之间。
47.作为一个实例，可以通过如下步骤形成该漂移区：首先在半导体衬底上形成漂移区掩摸层，具体地，漂移区掩摸层为光刻胶层，然后通过曝光、显影工艺在光刻胶中形成开口图案，接着通过高能量注入工艺在开口区域形成漂移区，也可以通过低能量注入，搭配高温热退火过程形成该漂移区。
48.示例性地，在形成漂移区后，可以通过外延生长在该半导体衬底上形成一掩摸层221。
49.示例性地，该掩摸层221可以为厚氧化层或氮化物层等。示例性地，该掩摸层的厚
度在之间。
50.示例性地，在形成该掩摸层后，还可以部分去除该掩摸层以形成环形开口，通过该开口对漂移区进行第二掺杂类型的掺杂，以形成第二掺杂类型的隔离区222。
51.示例性地，该第二掺杂类型可以为p型掺杂，其掺杂浓度约在1e
12
～1e
16
cm-3
之间。
52.示例性地，还可以对该隔离区222进行高温激活。示例性地，激活温度在1000℃以上。
53.下面描述对隔离区222所隔离开的各个有源区进行操作的步骤。
54.步骤s330：在半导体衬底的第一表面上形成栅极介质层230。(如图2c所示)
55.示例地，栅极介质层230的材料可以为氧化物层，例如氧化硅层。还可以为其他介电材料。形成该栅极介质层230可以采用原子层沉积(ald)或化学气相沉积(cvd)等方法。在本实施例中，优选地，栅极介质层230采用常压化学气相沉积(apcvd)方法形成，厚度为之间。上述栅极介质层的材料和形成栅极介质层的方法步骤已经为本领域技术人员所熟知，在此不再详细描述。
56.示例性地，在形成栅极介质层230之前，还包括去除掩摸层221的步骤。可以采用本领域公知的方法去除掩摸层221，例如干法蚀刻、湿法蚀刻等，本发明对此不作限定。
57.步骤s340：在该栅极介质层230上形成图案化的栅电极240。(如图2d所示)
58.示例性地，该形成栅电极240的步骤可以为：在该栅极介质层230上形成一层栅极材料层以及图案化的光刻胶，以该图案化的光刻胶为掩膜，通过蚀刻去除未被图案化的光刻胶覆盖的该栅极材料层以形成图案化的栅电极240。
59.示例性地，栅极材料可以为多晶硅或ni、al或ti、pt、al、ag等复合金属。在本实施例中，栅极材料为经掺杂的多晶硅，其厚度在厚度为之间。
60.步骤s350：在该半导体衬底中的漂移区内形成第二掺杂类型的发射极区250(如图2e所示)。
61.示例性地，该形成发射极区250的步骤可以为：在半导体衬底210中的漂移区220内形成具有第一宽度和第一深度的第二掺杂类型的第一阱区251，该第一阱区具有第一掺杂浓度；然后，在半导体衬底210中的漂移区220内形成具有第二宽度和第二深度的第二掺杂类型的第二阱区252，该第二阱区具有第二掺杂浓度，该第一阱区和所述第二阱区共同构成发射极区。示例性地，第一阱区251与第二阱区252的位置部分重合。
62.示例性地，在形成发射极区250后，对其进行高温激活。示例性地，激活温度在1000℃以上。
63.示例性地，该第二掺杂类型可以为p型掺杂。
64.其中，第一宽度大于第二宽度，第一深度小于第二深度。
65.其中，第一掺杂浓度小于第二掺杂浓度。示例性地，第一掺杂浓度可以在1e
12
～1e
16
cm-3
之间，第二掺杂浓度可以在1e
14
～1e
18
cm-3
之间。
66.步骤s360：至少部分去除发射极区之上的栅极介质层230。(如图2f所示)
67.示例性地，该至少部分去除栅极介质层230的步骤可以以所述图案化的栅电极为自对准掩膜进行，也可以在该栅极介质层230上形成一层图案化的光刻胶，该图案化的光刻胶覆盖要去除的栅极介质层以外的区域，通过蚀刻至少部分去除未被图案化的光刻胶覆盖
的栅极介质层。
68.步骤s370：在半导体衬底210的第一表面上形成氧化层260，该氧化层260至少覆盖栅电极240的顶部和侧壁以及剩余的栅极介质层230的顶部和侧壁。(如图2g所示)
69.示例性地，该氧化层260的厚度在之间。
70.示例性地，形成该氧化层260的温度在800-900℃之间。
71.示例性地，该氧化层260为热氧化层。
72.步骤s380：在发射极区250中形成第一掺杂类型的源漏区270。(如图2h所示)
73.示例性地，源漏区270位于第一阱区251与第二阱区252两者中。
74.示例性地，该第一掺杂类型可以为n型掺杂。示例性地，该第一掺杂类型的掺杂浓度在1e
13
～1e
16
cm-3
之间。
75.示例性地，形成源漏区270的步骤可以为：首先在发射极区250上方形成掩摸层，具体地，掩摸层为光刻胶层，然后通过曝光、显影工艺在光刻胶中要形成源漏区270的部分形成开口图案，接着通过高能量注入工艺在开口区域进行离子注入以形成源漏区270。
76.在源漏区270后，还可以包括：在半导体衬底的第一表面上形成层间介质层280，以及在该层间介质层280中形成与源漏区270和发射极区250连接的接触290的步骤。
77.示例性地，该层间介质层280可以采用常压化学气相沉积(apcvd)方法形成，厚度为之间。
78.示例性地，形成接触290的步骤可以包括：部分去除层间介质层280(例如，可以通过先湿蚀刻后干蚀刻的方式)以形成接触孔，利用溅射薄膜沉积方法，对正面进行金属化以形成源极金属和漏极金属，从而形成接触290。
79.示例性地，源极金属和漏极金属可以选择ni、al或ti、pt、al、ag等复合金属。
80.步骤s390：在半导体衬底210的第二表面内形成第二掺杂类型的集电极区201。(如图2i所示)
81.示例性地，该第二掺杂类型可以为p型掺杂，其掺杂浓度在1e
12
～1e
16
cm-3
之间。
82.在形成集电极区201之前，还可以包括：从半导体衬底的第二表面减薄该半导体衬底210的步骤。
83.示例性地，该半导体衬底210被减薄到150-250μm之间。
84.在形成集电极区201之后，还可以包括：在半导体衬底210的第二表面上形成与集电极区201连接的背部电极202的步骤。
85.示例性地，该背部电极202可以通过蒸镀金属形成。示例性地，该金属可以为ti、ni、ag或al、ti、ni、ag等复合金属。该蒸镀工艺使金属结构与硅界面形成欧姆接触，降低背面接触电阻，并形成背面引线。
86.本发明的另一实施例提供了一种半导体器件，可以采用上面实施例所描述的制造方法制得。其具体结构如下：
87.半导体衬底210，该半导体衬底具有彼此相对的第一表面和第二表面；
88.在该半导体衬底210中形成有第一掺杂类型的漂移区220；
89.在该半导体衬底的第一表面上形成有栅极介质层230；
90.在该栅极介质层230上形成有图案化的栅电极240；
91.在该半导体衬底210中的漂移区220内形成有第二掺杂类型的发射极区250；
92.在该半导体衬底210的第一表面上形成的氧化层260，该氧化层260至少覆盖该栅电极240的顶部和侧壁以及该栅极介质层230的顶部和侧壁；
93.在该发射极区250中形成的第一掺杂类型的源漏区270；
94.在该半导体衬底210的第二表面内形成的第二掺杂类型的集电极区201。
95.示例性地，该氧化层为热氧化层，厚度在120-180埃之间。示例性地，该氧化层260为热氧化层。
96.示例性地，半导体衬底可以是以下所提到的材料中的至少一种：单晶硅、多晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。
97.在本实施例中，该半导体衬底为多晶硅衬底。示例性地，该半导体衬底为fz衬底。
98.示例性地，该半导体衬底的电阻为50-100欧姆。
99.示例性地，第一表面可以为半导体衬底的正面，第二表面可以为半导体衬底的背面。
100.示例性地，漂移区位于半导体衬底内，一般为轻掺杂区。
101.示例性地，第一掺杂类型可以为n型掺杂，该第二掺杂类型可以为p型掺杂。
102.示例地，栅极介质层230的材料可以为氧化物层，例如氧化硅层，还可以为其他介电材料。形成该栅极介质层230可以采用原子层沉积(ald)或化学气相沉积(cvd)等方法。在本实施例中，优选地，栅极介质层230采用常压化学气相沉积(apcvd)方法形成，厚度为之间。
103.示例性地，栅电极的材料可以为多晶硅或ni、al或ti、pt、al、ag等复合金属。在本实施例中，栅电极的材料为经掺杂的多晶硅，其厚度在厚度为之间。
104.示例性地，该发射极区250可以由具有第一宽度和第一深度的第二掺杂类型的第一阱区251与具有第二宽度和第二深度的第二掺杂类型的第二阱区252共同构成，其中该第一阱区具有第一掺杂浓度，该第二阱区具有第二掺杂浓度。其中，第一宽度大于第二宽度，第一深度小于第二深度。其中，第一掺杂浓度小于第二掺杂浓度。示例性地，第一掺杂浓度可以在1e
12
～1e
16
cm-3
之间，第二掺杂浓度可以在1e
14
～1e
18
cm-3
之间。示例性地，第一阱区251与第二阱区252部分重合。
105.示例性地，源漏区270位于第一阱区251与第二阱区252两者中。
106.示例性地，该半导体器件还可以包括位于半导体衬底的第一表面上的氧化层260之上的层间介质层280。
107.示例性地，该半导体器件还可以包括在层间介质层280中形成的与源漏区270和发射极区250连接的接触290。
108.图4示出了根据本发明一个实施例中的半导体器件的栅极介质层在电镜下的形貌图片。与图1的现有的半导体器件的栅极介质层相比可看出，现有的半导体器件的栅极介质层在制造过程中被横向蚀刻，会造成栅电极与发射极区之间的漏电，而本发明的栅极介质层在制造过程中未被横向蚀刻，使得栅电极与发射极区之间漏电的问题得到了很好的解决。
109.本发明实施例的半导体器件及其制造方法，在离子注入形成源漏区之前形成至少覆盖栅电极的顶部和侧壁以及剩余的栅极介质层的顶部和侧壁的氧化层，可以修复栅极侧壁的氧化层形貌，提高其耐压能力，减少栅电极和发射极区之间的漏电问题。
110.本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。