一种降低侧壁缺陷复合的Micro-LED芯片结构的制作方法

本实用新型涉及一种降低侧壁缺陷复合的新型micro-led芯片结构及制备方法，尤其涉及一种高功率微型半导体发光二极管的制备方法，属于半导体光电子器件技术领域。

背景技术：

随着显示技术的不断革新与发展，每个像素显示单元的尺寸在不断减小，micro-led显示技术应运而生，继承了无机led的高效率、高亮度、高可靠度及反应时间快等特点，并且具有自发光无需背光源的特性，更具有节能环保、结构简易、体积小巧、器件轻薄等优势。预期能够应用于对亮度要求较高的增强现实微型投影装置和车用平视显示器投影，并拓展到可穿戴设备、虚拟现实、光通讯以及空间成像等诸多领域，有望在显示及可见光通信领域大放异彩。

然而当器件尺寸不断减小，因切割损伤造成器件周围不均匀的损坏会导致电流泄漏和外量子效率衰减，影响整体发光特性，尤其当器件尺寸减小到100μm以下时，这种侧壁损伤效应愈加严重。因此，micro-led显示技术的发展受到器件尺寸效应的严重制约。基于此，研究人员做了一系列的研究，提出利用aln、sio2或al2o3等绝缘材料做钝化层来抑制侧壁损伤效应，改善micro-led的外量子效率。如采用原子层沉积技术结合湿法刻蚀工艺，研究发现可以在一定程度上降低刻蚀对ito层或p-gan层造成损伤，缓解侧壁损伤效应，micro-led光电性能均有所改善，不仅发光强度更加均匀，而且电流泄漏明显减小，但是这并没有完全解决micro-led发光效率和均匀性问题(wongms,etal.highefficiencyofiii-nitridemicro-light-emittingdiodesbysidewallpassivationusingatomiclayerdeposition[j].opticsexpress,2018,26)；专利号为cn202010401581.5的中国专利公开了一种micro-led芯片的制备方法、结构及显示终端，该结构对ito层中间位置进行氧离子轰击，增加ito层中间位置的导电性，而周围的导电性较低，有效避免边缘区域上下导电性能均较大产生的漏电现象、电流拥堵效应和热效应，提高发光效率，但是此方法工艺复杂，而且ito原本是一种良好的n型半导体，即使通过氧离子轰击提高局部导电性，但不能使得ito中间与边缘位置产生明显的电势差，不能有效地将电流束缚在器件中间区域。因此，亟需一种新型的芯片结构设计来调制器件内部的电流横向分布规律。

技术实现要素：

本实用新型的目的为针对当前技术存在的不足，提供一种降低侧壁缺陷复合的micro-led芯片结构，利用n型材料传输层与p型半导体材料层界面处形成的反偏结，耗尽p型半导体材料层中的空穴，从而减小芯片侧壁区域的非辐射复合效应，同时还能够提高注入电流的横向限制作用，使得芯片的发光区域集中在芯片的中间位置，以此来减小显示像素点之间的光学串扰效应。本实用新型制备方法简单，可操作性强，成本低。

本实用新型解决该技术问题所采用的技术方案是：

一种降低侧壁缺陷复合的micro-led芯片结构，其p型重掺杂半导体材料层仅位于p型半导体材料层上方中间区域；n型材料传输层完全覆盖p型半导体材料层和p型重掺杂半导体材料露出层；n型材料传输层与部分p型半导体材料层直接接触。

所述的芯片结构p型半导体材料层边缘暴露部分的面积占其总面积的1％～80％。

所述的芯片结构n型材料传输层为gan、gap、zno、ito、石墨烯、azo、ni/au或an型材料传输层为gan、gap、zno、ito、石墨烯、azo、ni/au或al的材料层。

所述的芯片结构micro-led芯片为标准micro-led芯片中的任意一种，从下至上依次包括衬底、缓冲层、非掺杂半导体材料层、n型半导体材料层、多量子阱层、p型限制层、p型半导体材料层、p型重掺杂半导体材料层和n型材料传输层；和相应的p型欧姆电极和n型欧姆电极。

本实用新型的一种降低侧壁缺陷复合的micro-led芯片结构制备方法，包括如下步骤：

1)通过光刻和湿法刻蚀工艺，将p型重掺杂半导体材料层边缘区域刻蚀至暴露出p型半导体材料层，p型重掺杂半导体材料层位于p型半导体材料层上方中间区域，其占p型半导体材料层面积的20％～99％；

2)在得到的p型重掺杂半导体材料层和p型半导体材料层上表面蒸镀或二次外延生长；n型材料传输层。

具体说明如下：

一种降低侧壁缺陷复合的micro-led芯片结构，其在传统micro-led芯片结构基础之上，该新型芯片结构的不同之处在于p型半导体材料层(107)、p型重掺杂半导体材料层(108)和n型材料传输层(109)之间的结构设计；p型重掺杂半导体材料层(108)仅位于p型半导体材料层(107)上方中间区域；n型材料传输层(109)完全位于p型半导体材料层(107)和p型重掺杂半导体材料层(108)之上；其中，n型材料传输层(109)与部分p型半导体材料层(107)直接接触，此创新技术适用于全波段micro-led芯片结构。

本实用新型一种降低侧壁缺陷复合的新型micro-led芯片结构，其特征为所述p型重掺杂半导体材料层(108)位于p型半导体材料层(107)上方，且p型重掺杂半导体材料层(108)的横向尺寸一定小于p型半导体材料层(107)的横向尺寸，p型半导体材料层(107)边缘暴露部分的面积占其总面积的1％～80％；n型材料传输层(109)位于p型半导体材料层(107)和p型重掺杂半导体材料层(108)的上方，与p型重掺杂半导体材料层(108)整体直接接触，同时与边缘暴露部分的p型半导体材料层(107)直接接触；其中，n型材料传输层(109)的横向尺寸与p型半导体材料层(107)的横向尺寸相同。

本实用新型一种降低侧壁缺陷复合的新型micro-led芯片结构，其特征为所述n型材料传输层(109)的材料为gan、gap、zno、ito、石墨烯、azo、ni/au或al。

本实用新型一种降低侧壁缺陷复合的新型micro-led芯片结构，其特征为所述micro-led芯片为标准micro-led芯片中的任意一种，标准micro-led芯片主要包括衬底(101)、缓冲层(102)、非掺杂半导体材料层(103)、n型半导体材料层(104)、多量子阱层(105)、p型限制层(106)、p型半导体材料层(107)、p型重掺杂半导体材料层(108)、n型材料传输层(109)、p型欧姆电极(110)和n型欧姆电极(111)。

本实用新型一种降低侧壁缺陷复合的新型micro-led芯片结构，包括如下步骤：

1)基于现有的外延沉积技术水平，在衬底(101)表面依次外延生长缓冲层(102)、非掺杂半导体材料层(103)、n型半导体材料层(104)、多量子阱层(105)、p型限制层(106)、p型半导体材料层(107)、p型重掺杂半导体材料层(108)和n型材料传输层(109)，得到标准micro-led芯片外延结构；

2)通过光刻和湿法刻蚀工艺，将p型重掺杂半导体材料层(108)边缘区域刻蚀至暴露出p型半导体材料层(107)，p型重掺杂半导体材料层(108)位于p型半导体材料层(107)上方中间区域，其占p型半导体材料层(107)面积的20％～99％；

3)在第2步得到的p型重掺杂半导体材料层(108)和p型半导体材料层(107)上表面蒸镀或二次外延生长n型材料传输层(109)。

由此得到所述的一种降低侧壁缺陷复合的新型micro-led芯片结构。

本实用新型的实质性特点为：

micro-led芯片在刻蚀过程中会造成芯片侧壁严重损伤，导致在芯片侧壁产生大量缺陷，从而成为非辐射复合的通道。对于传统结构micro-led芯片而言，其边缘区域的大量载流子会被这些缺陷所消耗，导致芯片发光效率低和发光均匀性差等问题；而本实用新型micro-led芯片结构在其边缘区域，利用n型材料传输层与p型半导体材料层界面处形成的反偏结，将p型半导体材料层边缘区域的空穴耗尽，使得载流子聚集分布在芯片中间区域，从而减小芯片侧壁区域的非辐射复合效应，大大提高芯片的发光效率，同时还有助于改善注入电流的横向限制作用，使得芯片的发光区域集中在芯片的中间位置，以此来减小显示像素点之间的光学串扰效应，芯片的发光均匀性得到有效地改善。

本实用新型的有益效果是：与现有技术相比，本实用新型具有如下的突出的实质性特点和显著进步：

(1)本实用新型micro-led芯片结构是将p型半导体材料层边缘部分上方的p型重掺杂半导体材料层刻蚀去除，然后生长n型材料传输层，在芯片边缘区域，利用n型材料传输层与p型半导体材料层界面处形成的反偏结，将p型半导体材料层边缘区域的空穴耗尽，改善载流子在芯片内部的横向分布，从而降低micro-led的侧壁效应。

(2)本实用新型利用n型材料传输层与p型半导体材料层界面处形成的反偏结，调制芯片内部的载流子传统分布趋势，使得载流子聚集分布在芯片中间区域，不仅能够削弱芯片边缘区域的非辐射复合强度，提高芯片的发光效率，而且发光区域集中在芯片中间位置，能够有效地改善芯片的发光均匀性，同时在一定程度上降低显示像素点之间的光学串扰效应。

(3)本实用新型方法可操作性强，成本低，工艺简单可靠，适于工业上的推广使用。

本实用新型一种降低侧壁缺陷复合的新型micro-led芯片结构专门适用于光电子半导体器件，尤其适用于微型半导体发光二极管。

附图说明

图1为实施例1中一种降低侧壁缺陷复合的新型micro-led芯片的结构示意图。

图2为实施例1和实施例2的标准micro-led芯片的外延片结构示意图。

图3为实施例1的图2所示制品，通过光刻和干法刻蚀制作台阶，暴露出n型半导体材料层后，在其表面通过光刻和湿法刻蚀工艺，将p型重掺杂半导体材料层边缘区域刻蚀至暴露出p型半导体材料层后的结构示意图。

图4为实施例1的图3所示制品，在其p型重掺杂半导体材料层和部分p型半导体材料层上生长n型材料传输层后的结构示意图。

图5为实施例1中传统micro-led芯片结构和本实用新型新型micro-led芯片结构的性能对比图；其中图5a为实施例1中传统micro-led芯片结构和本实用新型新型micro-led芯片结构的内量子效率和发光强度图；图5b为实施例1中传统micro-led芯片结构和本实用新型新型micro-led芯片结构的p型半导体材料层中空穴浓度横向分布图。

图6为实施例2的图2所示制品，在其表面通过光刻和湿法刻蚀工艺，将p型重掺杂半导体材料层边缘区域刻蚀至暴露出p型半导体材料层后的结构示意图。

图7为实施例2的图6所示制品，在其p型重掺杂半导体材料层和部分p型半导体材料层上蒸镀n型材料传输层后的结构示意图。

图8为实施例2中一种降低侧壁缺陷复合的新型micro-led芯片的结构示意图。

其中，101.衬底，102.缓冲层，103.非掺杂半导体材料层，104.n型半导体材料层，105.多量子阱层，106.p型限制层，107.p型半导体材料层，108.p型重掺杂半导体材料层，109.n型材料传输层，110.p型欧姆电极，111.n型欧姆电极。

具体实施方式

下面结合实施例及附图对本实用新型作进一步说明，但并不以此作为对本申请权利要求保护范围的限定。

本实用新型一种降低侧壁缺陷复合的新型micro-led芯片结构(简称外延结构，参见图1)，该结构沿着外延生长方向依次包括衬底101、缓冲层102、非掺杂半导体材料层103、n型半导体材料层104、多量子阱层105、p型限制层106、p型半导体材料层107、p型重掺杂半导体材料层108、n型材料传输层109、p型欧姆电极110和n型欧姆电极111。其中，n型材料传输层109位于部分p型半导体材料层107和部分p型重掺杂半导体材料层108之上，p型欧姆电极110位于n型材料传输层109之上。

其中，p型重掺杂半导体材料层108仅位于p型半导体材料层107上方中间区域，占p型半导体材料层107面积的20％～99％，从而n型材料传输层109直接与p型半导体材料层107接触，其接触面积占p型半导体材料层107面积的1％～80％。

所述p型半导体材料层107的材质包括但不限于algainp或alingan；

所述p型重掺杂半导体材料层108的材质包括但不限于algainp或alingan；

所述n型材料传输层109的材质包括但不限于algainp、alingan、氧化铟锡、镍、石墨烯或氧化锌。

本实用新型一种降低侧壁缺陷复合的新型micro-led芯片结构的制备方法，该方法的步骤如下：

第一步，在超声中依次使用丙酮、无水乙醇、去离子水对衬底101进行清洗，每次超声清洗5～10分钟，以除掉附着在衬底101表面的异物；

第二步，在mocvd或者mbe反应炉中，在第一步处理后的衬底101表面上低温外延生长厚度为0.01μm～0.05μm的缓冲层102，以实现成核层，并释放晶格失配产生的应力；

第三步，在mocvd或者mbe反应炉中，在第二步得到的缓冲层102上高温外延生长厚度为2μm～6μm的非掺杂n型半导体材料层103，以实现过滤位错的功能；

第四步，在mocvd或者mbe反应炉中，在第三步得到的非掺杂n型半导体材料层103上沉积厚度为0.1μm～3μm，掺杂浓度为1×10¹⁶cm^-3～1×10¹⁹cm^-3的n型半导体材料层104；

第五步，在mocvd或者mbe反应炉中，在第四步得到的n型半导体材料层104上依次外延生长多量子阱层105；厚度为0.01μm～0.5μm，掺杂浓度为1×10¹⁷cm^-3～1×10¹⁹cm^-3的p型限制层106；厚度为0.05μm～2μm，掺杂浓度为1×10¹⁷cm^-3～1×10¹⁹cm^-3的p型半导体材料层107；厚度为0.05μm～1μm，掺杂浓度为1×10¹⁷cm^-3～1×10²⁰cm^-3的p型重掺杂半导体材料层108。其中，量子垒algainp或alingan的厚度为1nm～30nm，量子阱algainp或alingan的厚度为1nm～15nm，且量子垒的禁带宽度大于量子阱的禁带宽度，量子垒的个数总比量子阱的个数多一个，且量子阱至少有一个；

第六步，在第五步得到的p型重掺杂半导体材料层108上，通过光刻和干法刻蚀工艺制作台面，暴露出部分n型半导体材料层104；

第七步，在第六步得到的台面上，通过光刻和湿法刻蚀工艺，将p型重掺杂半导体材料层108边缘区域刻蚀掉直至暴露出p型半导体材料层107，p型重掺杂半导体材料层108位于p型半导体材料层107上方中间区域，其占p型半导体材料层107面积的20％～99％；

第八步，在第七步得到的p型重掺杂半导体材料层108和p型半导体材料层107上蒸镀或二次外延生长n型材料传输层109；

第九步，在第八步得到n型材料传输层109上方蒸镀制备p型欧姆电极110，在n型半导体材料层104台面上方蒸镀制备n型欧姆电极111；

由此得到所述的一种降低侧壁缺陷复合的新型micro-led芯片结构。

实施例1

本实施例一种降低侧壁缺陷复合的新型micro-led芯片结构，其该外延结构沿着外延生长方向依次包括：衬底101、缓冲层102、非掺杂半导体材料层103、n型半导体材料层104、多量子阱层105、p型限制层106、p型半导体材料层107、p型重掺杂半导体材料层108、n型材料传输层109、p型欧姆电极110和n型欧姆电极111。其中，芯片的横向尺寸为10μm，n型材料传输层109的材料为氧化铟锡，p型重掺杂半导体材料层108位于p型半导体材料层107上方中间区域，其占p型半导体材料层107面积的80％，n型材料传输层109直接与p型半导体材料层107接触，其接触面积占p型半导体材料层107面积的20％。

上述中，衬底101为蓝宝石，沿着[0001]方向外延生长；所述缓冲层102的材料为gan，厚度为10nm；非掺杂半导体材料层103的材料为gan，厚度为4μm；n型半导体材料层104的材料为gan，厚度为2μm，掺杂浓度为5×10¹⁸cm^-3；多量子阱层105的结构为4个周期的in0.25ga0.75n/gan层，其中量子垒gan的厚度为6nm，量子阱in0.15ga0.85n的厚度为3nm；p型限制层106的材质为al0.15ga0.85n，厚度为26nm，掺杂浓度为4×10¹⁷cm^-3；p型半导体材料层107的材质为gan，厚度为120nm，掺杂浓度为5×10¹⁷cm^-3；p型重掺杂半导体材料层108的材质为gan，厚度为20nm，掺杂浓度为5×10¹⁹cm^-3；n型材料传输层109的材质为氧化铟锡，厚度为20nm；p型欧姆电极110的材质为cr/au；n型欧姆电极111的材质为ti/au。

上述具有一种降低侧壁缺陷复合的新型micro-led芯片结构，其制备方法如下：

第一步，在超声中依次使用丙酮、无水乙醇、去离子水对衬底进行清洗，生长面朝上，每次超声清洗10分钟，以除掉附着在衬底101表面的异物；

第二步，在mocvd反应炉中，在第一步处理后的衬底101表面上外延生长厚度为10nm缓冲层gan，生长温度为550℃，气压为200mbar，以实现成核层，并释放晶格失配产生的应力；

第三步，在mocvd反应炉中，在第二步得到的缓冲层102上外延生长厚度为4μm非掺杂的gan层103，生长温度为1050℃，气压为200mbar，以实现过滤位错的功能；

第四步，在mocvd反应炉中，在第三步得到的非掺杂的gan层103上外延生长厚度为2μm，掺杂浓度为5×10¹⁸cm^-3的n型半导体材料层104，生长温度为1050℃，气压为300mbar；

第五步，在mocvd反应炉中，在第四步得到的n型半导体材料层104上外延生长4个周期的in0.15ga0.85n/gan多量子阱层105，其中量子垒gan的厚度为6nm，量子阱in0.15ga0.85n的厚度为3nm，再生长厚度为26nm，掺杂浓度为4×10¹⁷cm^-3的p型限制层106；厚度为120nm，掺杂浓度为5×10¹⁷cm^-3的p型半导体材料层107和厚度为20nm，掺杂浓度为5×10¹⁹cm^-3的p型重掺杂半导体材料层108，生长温度为970℃，气压为150mbar；

第六步，在第五步得到的p型重掺杂半导体材料层108上，通过光刻和干法刻蚀工艺制作台面，台阶高度为1.5μm，高台面即p型重掺杂半导体材料层108的宽度为7μm，低台面即n型半导体材料层104的宽度为3μm，暴露出部分n型半导体材料层104；

第七步，在第六步得到的台面上，通过光刻和湿法刻蚀工艺，将p型重掺杂半导体材料层108边缘0.7μm宽度区域刻蚀掉直至暴露出p型半导体材料层107，p型重掺杂半导体材料层108宽度为5.6μm，位于p型半导体材料层107上方中间区域，其占p型半导体材料层107面积的80％；

第八步，在第七步得到的p型重掺杂半导体材料层108和部分p型半导体材料层107上蒸镀宽度为7μm，厚度为20nm的n型材料传输层109；

第九步，在第八步得到n型材料传输层109上方蒸镀制备p型欧姆电极110，在n型半导体材料层104台面上方蒸镀制备n型欧姆电极111；

由此得到本实施例的一种降低侧壁缺陷复合的新型micro-led芯片结构。

图1为本实用新型一种降低侧壁缺陷复合的新型micro-led芯片结构一种实施例的结构示意图。

图2为实施例1和实施例2的标准micro-led芯片的外延片结构示意图，沿着外延生长方向依次包括：衬底101、缓冲层102、非掺杂半导体材料层103、n型半导体材料层104、多量子阱层105、p型限制层106、p型半导体材料层107和p型重掺杂半导体材料层108。

图3为实施例1的图2所示制品，通过光刻和干法刻蚀制作台阶，暴露出n型半导体材料层后，在其表面通过光刻和湿法刻蚀工艺，将p型重掺杂半导体材料层边缘区域刻蚀至暴露出p型半导体材料层后的结构示意图，沿着外延生长方向依次包括：衬底101、缓冲层102、非掺杂半导体材料层103、n型半导体材料层104、多量子阱层105、p型限制层106、p型半导体材料层107和p型重掺杂半导体材料层108。

图4为实施例1的图3所示制品，在其p型重掺杂半导体材料层108和部分p型半导体材料层107上蒸镀n型材料传输层109后的结构示意图，沿着外延生长方向依次包括：衬底101、缓冲层102、非掺杂半导体材料层103、n型半导体材料层104、多量子阱层105、p型限制层106、p型半导体材料层107、p型重掺杂半导体材料层108和n型材料传输层109。

图5为实施例1中传统micro-led芯片结构和本实用新型新型micro-led芯片结构的性能对比图；其中图5a为实施例1中传统micro-led芯片结构和本实用新型新型micro-led芯片结构的内量子效率和发光强度图；图5b为实施例1中传统micro-led芯片结构和本实用新型新型micro-led芯片结构的p型半导体材料层107中空穴浓度横向分布图。图5(a)和图5(b)所示曲线表明，本实施例中由于n型材料传输层与p型半导体材料层界面处形成的反偏结，将p型半导体材料层边缘区域的空穴耗尽，使得载流子聚集分布在芯片中间区域，从而减小芯片侧壁区域的非辐射复合效应，大大提高芯片的发光效率，与传统micro-led相比，在micro-led两侧边缘处的空穴浓度均降低了7个量级，因此对micro-led两侧边缘区域的非辐射复合起到了抑制作用，使器件的发光效率提升了80％。

实施例2

本实施例一种降低侧壁缺陷复合的新型micro-led芯片结构，其该外延结构沿着外延生长方向依次包括：衬底101、缓冲层102、非掺杂半导体材料层103、n型半导体材料层104、多量子阱层105、p型限制层106、p型半导体材料层107、p型重掺杂半导体材料层108、n型材料传输层109、p型欧姆电极110和n型欧姆电极111。其中，芯片的横向尺寸为30μm，n型材料传输层109的材料为氧化铟锡，p型重掺杂半导体材料层108位于p型半导体材料层107上方中间区域，其占p型半导体材料层107面积的90％，n型材料传输层109直接与p型半导体材料层107接触，其接触面积占p型半导体材料层107面积的10％。

上述中，衬底101为gaas，沿着(100)晶面外延生长；所述缓冲层102的材料为gaas，厚度为200nm；非掺杂半导体材料103的材料为al0.49ga0.51as/alas,厚度为44.81nm/50.46nm；n型半导体材料层104的材料为al0.5in0.5p，厚度为0.5μm，掺杂浓度为5×10¹⁷cm^-3；多量子阱层105的结构为10个周期的al0.60inga0.40p/ingap层，其中量子垒al0.60inga0.40p的厚度为12nm，量子阱ingap的厚度为3nm；p型限制层106的材料为al0.5in0.5p，厚度为0.5μm，掺杂浓度为1×10¹⁸cm^-3；p型半导体材料层107的材质为gap，厚度为1μm，掺杂浓度为5×10¹⁸cm^-3；p型重掺杂半导体材料层108的材质为gap，厚度为2μm，掺杂浓度为1×10¹⁹cm^-3；n型材料传输层109的材质为氧化铟锡，厚度为20nm；p型欧姆电极110的材质为cr/al/ti；n型欧姆电极111的材质为ti/au。

上述具有一种降低侧壁缺陷复合的新型micro-led芯片结构，其制备方法如下：

第一步，在mocvd即(金属有机化合物化学气相沉淀)反应炉中，对衬底101进行高温烘烤，以除掉附着在衬底表面的异物；

第二步，在mocvd反应炉中，在第一步处理后的衬底101表面上外延生长厚度为200nm的缓冲层102，生长温度为650℃，气压为100mbar，以实现过滤位错与释放晶格失配产生的应力；

第三步，在mocvd反应炉中，在第二步得到的缓冲层102上外延生长厚度为44.81nm/50.46nm的8对非掺杂半导体材料103，生长温度为680℃，气压为70mbar；

第四步，在mocvd反应炉中，在第三步得到的非掺杂半导体材料103上外延生长厚度为0.5μm，掺杂浓度为5×10¹⁷cm^-3的n型半导体材料层104，生长温度为700℃，气压为100mbar；

第五步，在mocvd反应炉中，在第四步得到的n型半导体材料层104上外延生长10个周期的al0.60inga0.40p/ingap层多量子阱层105,再生长p型限制层106、p型半导体材料层107和p型重掺杂半导体材料层108，生长温度为750℃，气压为120mbar；

第六步，在第五步得到的p型重掺杂半导体材料层108上，通过光刻和湿法刻蚀工艺，将p型重掺杂半导体材料层108边缘1.5μm宽度区域刻蚀掉直至暴露出p型半导体材料层107，p型重掺杂半导体材料层108宽度为27μm，位于p型半导体材料层107上方中间区域，其占p型半导体材料层107面积的90％；

第七步，在第六步得到的p型重掺杂半导体材料层108和部分p型半导体材料层107上蒸镀宽度为30μm，厚度为20nm的n型材料传输层109；

第八步，在第七步得到n型材料传输层109上方蒸镀制备p型欧姆电极110，在衬底101下方蒸镀制备n型欧姆电极111；

由此得到本实施例的一种降低侧壁缺陷复合的新型micro-led芯片结构。

图6为实施例2的图2所示制品，在其表面通过光刻和湿法刻蚀工艺，将p型重掺杂半导体材料层边缘区域刻蚀至暴露出p型半导体材料层后的结构示意图，沿着外延生长方向依次包括：衬底101、缓冲层102、非掺杂半导体材料层103、n型半导体材料层104、多量子阱层105、p型限制层106、p型半导体材料层107和p型重掺杂半导体材料层108。

图7为实施例2的图6所示制品，在其p型重掺杂半导体材料层和部分p型半导体材料层上蒸镀n型材料传输层后的结构示意图，沿着外延生长方向依次包括：衬底101、缓冲层102、非掺杂半导体材料层103、n型半导体材料层104、多量子阱层105、p型限制层106、p型半导体材料层107、p型重掺杂半导体材料层108和n型材料传输层109。

图8为实施例2中一种降低侧壁缺陷复合的新型micro-led芯片的结构示意图。

实施例3

本实施例各部分组成及连接同实施例1，不同之处在于本实施例中芯片横向尺寸为100μm，n型材料传输层109的材质为zno，厚度为300nm，掺杂浓度为5×10¹⁹cm^-3，p型重掺杂半导体材料层108位于p型半导体材料层107上方中间区域，其占p型半导体材料层107面积的99％，n型材料传输层109直接与p型半导体材料层107接触，其接触面积占p型半导体材料层107面积的1％。

本实用新型公开了一种降低侧壁缺陷复合micro-led芯片结构及制备方法，在传统micro-led芯片结构基础之上，该芯片结构的p型半导体材料层、p型重掺杂半导体材料层和n型材料传输层之间结构改变；p型重掺杂半导体材料层仅位于p型半导体材料层上方中间区域，n型材料传输层完全覆盖p型半导体材料层和p型重掺杂半导体材料层，其中n型材料传输层与部分p型半导体材料层直接接触；本实用新型提出的器件结构利用n型材料传输层与p型半导体材料层在接触界面处形成的反偏结，耗尽p型半导体材料层中的空穴，从而减小芯片侧壁区域的非辐射复合效应，同时还能够提高注入电流的横向限制作用，以此来减小显示像素点之间的光学串扰效应。

上述实施例均能达到改善载流子在芯片内部的横向分布，降低micro-led的侧壁效应，削弱芯片边缘区域的非辐射复合强度，提高芯片的发光效率，同时有效地改善芯片的发光均匀性，降低显示像素点之间的光源串扰效应，且本实用新型方法操作简单，易于实现。

本实用新型所涉及的原材料均可通过公知途径获得，其制备方法中的操作工艺是本技术领域的技术人员能够掌握的。

本实用新型未述及之处适用于现有技术。