板级系统级封装方法及封装结构与流程

1.本发明实施例涉及半导体器件制造领域，尤其涉及一种板级系统级封装方法及封装结构。


背景技术：

2.系统级封装采用任何组合，将多个具有不同功能和采用不同工艺制备的有源元/器件、无源元/器件、mems器件、分立的kgd(known good die，已知良好芯片)诸如光电芯片、生物芯片等，在三维(x方向、y方向和z方向)集成组装成为具有多层器件结构，并且可以提供多种功能的单个标准封装件，形成一个系统或者子系统。
3.倒装芯片(fc，flip-chip)焊接为目前比较常用的一种系统级封装方法。该系统级封装的方法包括：提供pcb电路板，其中pcb电路板上形成有按一定要求排列的焊球(利用植球工艺形成)；在电路板上浸蘸助焊剂，然后将芯片倒装贴片在电路板上；利用回流焊工艺将芯片上的焊垫(pad)与电路板上的焊球进行焊接后电连接；之后，在芯片底部和电路板之间充填灌胶，以增加整个结构的机械强度。
4.但是，现有的系统级封装工艺仍具有较大的挑战。


技术实现要素：

5.本发明实施例解决的问题是提供一种板级系统级封装方法及封装结构，提高板级系统级封装工艺的封装效率、以及与前段的芯片形成工艺的兼容性。
6.为解决上述问题，本发明实施例提供一种板级系统级封装方法，包括：提供电路板，所述电路板表面形成有多个第一焊垫，所述第一焊垫凹陷于所述电路板表面；提供第一器件晶圆，所述第一器件晶圆中形成有多个第一芯片，所述第一芯片的其中一表面形成有第二焊垫，所述第二焊垫凹陷于所述第一芯片的表面；将所述第一器件晶圆键合于所述电路板上，所述第一焊垫与第二焊垫相对围成第一空隙；通过电镀工艺，在所述第一空隙中形成第一导电凸块，所述第一导电凸块电连接所述第一焊垫和第二焊垫；形成所述第一导电凸块后，对所述第一器件晶圆进行晶圆切割，将所述第一芯片相互分割开。
7.相应的，本发明实施例还提供一种板级系统级封装结构，包括：电路板，所述电路板表面形成有多个第一焊垫，所述第一焊垫凹陷于所述电路板表面；键合于所述电路板上的第一器件晶圆，所述第一器件晶圆包括多个第一芯片，所述第一芯片的其中一表面形成有第二焊垫，所述第二焊垫凹陷于所述第一芯片的表面，所述第二焊垫与所述第一焊垫相对围成第一空隙；电镀的第一导电凸块，位于所述第一空隙中，所述第一导电凸块电连接所述第一焊垫和第二焊垫。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例提供的板级系统级封装方法，将所述第一器件晶圆键合于所述电路板上，使电路板的第一焊垫与第一芯片的第二焊垫相对围成第一空隙，之后通过电镀工艺在所述第一空隙中形成电连接第一焊垫和第二焊垫的第一导电凸块，以实现第一芯片与电
路板的电连接，形成所述第一导电凸块后，对所述第一器件晶圆进行晶圆切割，将所述第一芯片相互分割开。与利用焊接实现芯片与电路板电连接的方案相比，首先，本发明实施例利用电镀工艺实现芯片与电路板的电连接，工艺流程简单、封装效率高；其次，本发明实施例能够在将器件晶圆键合在电路板上之后，通过电镀工艺形成用于每一芯片与所述电路板的电连接的导电凸块，相较于对每个芯片单独焊接以与电路板实现电连接，极大地提高了封装效率；而且，电镀工艺与封装前段的工艺兼容性高，便于利用传统的芯片制造工艺或晶圆级封装工艺实现板级的系统级封装工艺；此外，先将第一器件晶圆整体键合在电路板上之后，最后对第一器件晶圆进行切割，实现各芯片相互分割的效果，与将各芯片一个一个逐步键合在电路板上的方案相比，工艺简单，工艺时长较短，实现了晶圆级封装的效果的同时简化了工艺流程，提高了封装效率。
10.本发明实施例提供的板级系统级封装结构中，第一器件晶圆键合于电路板上，所述第一器件晶圆包括多个第一芯片，所述第一芯片的其中一表面形成有第二焊垫，所述第二焊垫凹陷于所述第一芯片的表面，所述第二焊垫与所述第一焊垫相对围成第一空隙，所述第一导电凸块电连接第一焊垫和第二焊垫，以实现第一芯片与电路板的电连接。电镀的第一导电凸块相应采用电镀工艺形成，与利用焊接实现芯片与电路板电连接的方案相比，首先，形成本发明实施例所述板级系统级封装结构的工艺流程简单、封装效率高；其次，在形成本发明实施例所述板级系统级封装结构的封装工艺过程中，能够在将器件晶圆与电路板键合在一起之后，通过电镀工艺形成用于使每一芯片与电路板的电连接的导电凸块，相较于对每个芯片单独焊接以与电路板实现电连接的方案，极大地提高了封装效率；而且，电镀工艺与封装前段的工艺兼容性高，在所述板级系统级封装结构的封装工艺过程中，便于利用传统的芯片制造工艺或晶圆级封装工艺实现板级的系统级封装工艺；此外，第一器件晶圆以晶圆级键合的方式键合在电路板上，且后续半导体制程中，还会对所述第一器件晶圆进行切割，实现各芯片相互分割的效果，与将各芯片一个一个逐步键合在电路板上的方案相比，工艺简单，工艺时长较短，实现了晶圆级封装的的同时简化了工艺流程，提高了封装效率。
附图说明
11.图1至图6是本发明板级系统级封装方法第一实施例中各步骤对应的结构示意图；
12.图7至图9是本发明板级系统级封装方法第二实施例中各步骤对应的结构示意图；
13.图10至图12是本发明板级系统级封装方法第三实施例中各步骤对应的结构示意图；
14.图13至图15是本发明板级系统级封装方法第四实施例中各步骤对应的结构示意图
15.图16是本发明板级系统级封装方法第五实施例对应的结构示意图。
具体实施方式
16.由背景技术可知，现有的系统级封装方法仍具有较大的挑战。
17.具体地，以倒装芯片为例，现有的系统级封装的方法存在以下缺点：1、工艺复杂，造成封装效率低；2、需要将各个芯片依次焊接在焊球上，封装效率低；3、需要利用焊接工艺
实现芯片与电路板之间的电连接，无法与封装前段的工艺兼容；4、浸蘸助焊剂过程中稍有不慎施以较大压力时，容易造成电路板压裂。
18.为解决上述问题，本发明实施例提供一种板级系统级封装方法，包括：提供电路板，所述电路板表面形成有多个第一焊垫，所述第一焊垫凹陷于所述电路板表面；提供第一器件晶圆，所述第一器件晶圆中形成有多个第一芯片，所述第一芯片的其中一表面形成有第二焊垫，所述第二焊垫凹陷于所述第一芯片的表面；将所述第一器件晶圆键合于所述电路板上，所述第一焊垫与第二焊垫相对围成第一空隙；通过电镀工艺，在所述第一空隙中形成第一导电凸块，所述第一导电凸块电连接所述第一焊垫和第二焊垫；形成所述第一导电凸块后，对所述第一器件晶圆进行晶圆切割，将所述第一芯片相互分割开。
19.与利用焊接实现芯片与电路板电连接的方案相比，首先，本发明实施例利用电镀工艺实现芯片与电路板的电连接，工艺流程简单、封装效率高；其次，本发明实施例能够在将器件晶圆键合在电路板上之后，通过电镀工艺形成用于每一芯片与所述电路板的电连接的导电凸块，相较于对每个芯片单独焊接以与电路板实现电连接，极大地提高了封装效率；而且，电镀工艺与封装前段的工艺兼容性高，便于利用传统的芯片制造工艺或晶圆级封装工艺实现板级的系统级封装工艺；此外，先将第一器件晶圆整体键合在电路板上之后，最后对第一器件晶圆进行切割，实现各芯片相互分割的效果，与将各芯片一个一个逐步键合在电路板上的方案相比，实现了晶圆级封装的效果，进一步简化了工艺流程，提高了封装效率。
20.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
21.图1至图6是本发明板级系统级封装方法第一实施例中各步骤对应的结构示意图。
22.参考图1，提供电路板10，作为载板，所述电路板10表面形成有多个第一焊垫11，所述第一焊垫11凹陷于所述电路板10表面。
23.所述电路板10用于支撑和固定多个不同的电路元件，还用于实现电路元件之间的电连接。本实施例中，所述电路板10具有相背的第一表面101和第二表面102。第一表面101和第二表面102中的任意一个为所述电路板10的正面，另外一个为所述电路板10的背面。
24.本实施例中，所述电路板10作为后续封装工艺的载板，也就是说，后续的封装工艺需要在适用于电路板10的工艺环境中完成，且后续的封装工艺需要使用适用于电路板10的工艺设备和产线。相应的，所述封装降低了对生产环境的要求，例如，可以不在无尘间进行后续的封装工艺，封装工艺可以在普通车间的环境下进行。
25.本实施例中，电路板10可以为印刷电路板(printed circuit board，pcb)。电路板10不限于pcb板，还可以为其他形式的电路板，比如陶瓷电路板。本实施例中，所述电路板10包括多层板(multi layer board)。本实施例中，每层板至少包括基板12以及位于所述基板12表面的互连结构14。所述互连结构14可以包括互连线、及位于互连线上的互连垫。本实施例中，每层板还包括：互连插塞15，贯穿所述基板12，所述互连插塞连接基板12两侧的互连结构14。互连插塞15可以包括通孔及通孔表面镀有的导电层，且通孔内填充绝缘树脂。或者，也可以在通孔内填充导电树脂，节省形成导电层的工艺。
26.电路板10的层数可以根据实际需求确定。本实施例以电路板10为三层板为示例进行说明。其他实施例中，电路板也可以是单层板、双层板或四层板等。
27.第一焊垫11用于与后续第一芯片的第二焊垫对应电连接。具体地，第一焊垫11凹陷于电路板10表面，以便于在后续将集成有多个第一芯片的第一器件晶圆键合于电路板10上后，第一焊垫11与第一芯片的第二焊垫相对能够围成第一空隙，从而使得第一空隙能够为第一导电凸块的形成提供空间。本实施例中，第一焊垫11位于顶层的互连结构14上且与相应的互连结构14电连接。
28.第一焊垫11可以是焊盘(pad)，但不限于焊盘，也可以是其他具有电连接功能的导电块。第一焊垫11的材料为导电材料。本实施例中，第一焊垫11的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。
29.本实施例中，在第一焊垫11一侧的所述电路板10表面(即第一表面101)形成有第一有机介质层13或第一无机介质层，第一焊垫11埋设于所述第一有机介质层13或第一无机介质层中且部分暴露在外。本实施例中，由于后续无需利用焊接工艺实现第一芯片与电路板10之间的电连接，电路板10上无需形成阻焊剂和助焊剂，可以形成具有光刻键合特性的第一有机介质层13或者第一无机介质层，从而提升电路板10的形成效率，节省工艺流程。其中，当电路板10顶层是具有光刻键合特性的第一有机介质层13时，可以根据需要选择一定厚度的第一有机介质层13，方便后续将第一芯片键合至电路板10上，无需额外形成键合层，这样可以节省工艺，提高电路板的形成效率；当电路板10顶层是第一无机介质层时，由于电镀液在无机介质层上的表面张力小，电镀液更容易进入第一空隙中，从而有利于提高第一导电凸块的形成良率和效率；而且，由于无需形成助焊层、阻焊层，也能够节省工艺，从而提高电路板的形成效率。
30.为了后续更好的实现电镀，形成比较完好的第一导电凸块，第一焊垫11的设置也需要满足一定的要求，比如：暴露出的所述第一焊垫11的面积为5平方微米至200平方微米。当暴露出的第一焊垫11的面积设置在上述范围内时，在后续电镀工艺的过程中，第一焊垫11可以与电镀液较充分的接触，避免第一焊垫11与镀液不充分接触而影响第一导电凸块与第一焊垫11的接触性能，比如接触面积过小影响接触电阻，或者，无法接触造成电接触不良，而且，还可以保证接触面积不会过大而降低电镀效率，同时也不会占用过多的面积。
31.参考图2，提供第一器件晶圆100，第一器件晶圆100中形成有多个第一芯片30，所述第一芯片30的其中一表面形成有第二焊垫31，所述第二焊垫31凹陷于所述第一芯片30的表面。
32.第一器件晶圆100用于与电路板10键合在一起。其中，第一芯片30之间的还包括切割道(未标示)，切割道所在的区域为切割区30a，切割道为后续进行晶圆切割的位置。本实施例中，第一芯片30具有相背的第三表面301和第四表面302，第二焊垫31位于第三表面301一侧且凹陷于第三表面301。作为一种示例，第三表面301为第一芯片30的芯片正面，第四表面302相应为第一芯片30的芯片背面。其中，芯片背面指的是芯片中衬底的底面。在其他实施例中，根据第一芯片的功能类型，也可以为：第四表面为芯片正面，第三表面为芯片背面。
33.本实施例中，电路板10与第一器件晶圆100的形状和面积大小相同，如此，后续将电路板10和第一器件晶圆100键合的步骤中，对电路板10和第一器件晶圆100的各处施加应力时，能够保障各个第一芯片30与电路板10之间的压力相同，使得各个第一芯片30与电路板10的键合强度和键合强度的均一性满足要求。此外，电路板10与第一器件晶圆100的形状和面积大小相同，使得电路板10的区域和第一器件晶圆100的区域能够相映合，使得电路板
10与第一器件晶圆100的面积能够充分利用，在后续切割后，能够形成更多的封装结构。
34.本实施例中，电路板10与第一器件晶圆100均为圆形。圆形的电路板10能够适用于半导体前道工艺中的设备，与设备和工艺兼容性强。在其他实施例中，电路板也可以为多边形，多边形包括：方形、五边形、六边形、八边形等。
35.本实施例中，第一芯片30的数量为多个，多个第一芯片30为同功能芯片；或者，多个第一芯片30至少包括两种不同功能的芯片，多种不同功能的芯片集成在一起用于实现一定的功能。所述第一芯片30包括裸芯片、具有塑封(molding)层的芯片、顶面有屏蔽层的芯片、顶面有露出tsv(硅通孔互连结构)的芯片，具有空气开口的芯片(比如麦克风压力传感器)，顶面为接收辐射(比如可见光、射频信号、红外辐射信号)面的芯片中的至少一种。
36.从器件类型划分，所述第一芯片30包括半有源器件(semi active devices)、无源器件(passive devices)或者有源器件。
37.具体地，半有源器件至少包括：pn结、cmos器件、cis(cmos image sensor，cmos图像传感器)器件；无源器件至少包括集成无源器件(ipd)、滤波器(filters)、电容(例如：片式多层瓷介电容器(mlcc))、电感、连接芯片(interconnectors，起电连接作用的电连接块)；有源器件可以包括传感器模组芯片、mems芯片、滤波器芯片、逻辑芯片、存储芯片。
38.其中，所述传感器模组芯片包括生物传感器芯片、射频传感模组芯片、红外辐射传感模组芯片、可见光传感模组芯片、声波传感模组芯片和电磁波传感模组芯片中的至少一种。所述生物传感器芯片包括指纹识别芯片和超声波指纹传感器芯片中的至少一种。传感射频信号的模组芯片可以是应用在5g设备中的射频模组芯片，但不限于5g射频传感器模组芯片，还可以是其他类型的射频模组芯片。接收红外辐射信号的模组芯片可以是热像仪、额温枪、其他类型中的测温或成像等利用红外辐射信号的红外传感器模组芯片。传感器模组芯片还可以是摄像头模组芯片，比如包括感光芯片以及滤光片的模组芯片，可以接收可见光用来成像。传感器模组芯片还可以是麦克风模组芯片，可以接收声波用来传递声音信号。所述传感器模组芯片不限于在此列举的类型，可以为本领域可以实现一定功能的各种类型的传感器模组芯片。
39.所述mems芯片包括热堆传感器芯片，热堆传感器芯片与逻辑芯片集成在一起可以实现红外传感功能，比如实现测温。所述mems芯片也可以是麦克风传感器，麦克风传感器与逻辑芯片集成在一起可以实现声波传感功能。
40.所述滤波器芯片包括：表面声波谐振器和体声波谐振器中的一种或两种。
41.所述第一芯片30中可以含有硅通孔(through silicon via，tsv)互连结构(图未示)，第二焊垫31与穿硅通孔互连结构电连接。
42.根据第一芯片30的功能类型，第一芯片30中可以含有空腔，空腔位于第三表面301一侧，或者，位于第四表面302一侧，或者，分别位于第三表面301和第四表面302一侧。以第一芯片30声波滤波器，且声波滤波器为fbar滤波器为例，所述第一芯片30包括谐振结构(包括上下电极以及位于上下电极之间的压电膜)以及位于谐振结构两侧的第一空腔和第二空腔。第一芯片也可以是其他含有空腔的芯片，比如红外热堆传感器。
43.所述第二焊垫31凹陷于所述第三表面301，从而在后续将第一器件晶圆100键合至电路板10上后，所述第二焊垫31与第一焊垫11相对围成第一空隙，且有利于增大第一空隙的高度。所述第二焊垫31可以是焊盘，但不限于焊盘，也可以是其他具有电连接功能的导电
块。所述第二焊垫31的材料为导电材料。本实施例中，第二焊垫31的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。本实施例中，基于与第一焊垫11相类似的原因，暴露出的第二焊垫31的面积为5平方微米至200平方微米。
44.参考图3，将第一器件晶圆100键合于所述电路板10上，所述第一焊垫11与第二焊垫31相对围成第一空隙32。
45.本实施例中，所述电路板10作为载板，因此，是将第一器件晶圆100键合于所述电路板10上。
46.第一空隙32用于为形成第一导电凸块提供空间位置。而且第一空隙32暴露出所述第一焊垫11和第二焊垫31，第一焊垫11和第二焊垫31的材料均为导电材料，以便于后续电镀工艺的过程中，仅在暴露出的第一焊垫11和第二焊垫31上电镀形成第一导电凸块。
47.本实施例中，通过键合层20将第一器件晶圆100键合于电路板10上，键合层20避开第一焊垫11和第二焊垫31设置。第一器件晶圆100与电路板10之间通过键合20层实现物理连接，键合层20避开所述第一焊垫11和第二焊垫31设置，键合层20不仅实现了第一器件晶圆100与电路板10之间的物理连接，而且，键合层20还用于定义第一导电凸块的形成位置，有利于防止电镀工艺中第一导电凸块横向外溢，方便进行电镀工艺的控制。
48.本实施例中，以通过可光刻键合层将第一器件晶圆100键合于电路板10上为示例进行说明。第一器件晶圆100与电路板10之间的键合方式不仅限于此，例如：在其他实施例中，第一器件晶圆与电路板之间还可以通过熔融键合(fusion bonding)的方式实现键合。
49.具体地，通过键合层20将第一器件晶圆100键合于电路板10上的步骤包括：在第一器件晶圆100和电路板10表面中的任意一个或两个上形成键合层20，键合层20暴露出对应的焊垫；利用键合层20，将第一器件晶圆100键合于电路板10上。
50.作为一种示例，以在第一器件晶圆100上形成可光刻键合层为例进行说明。具体地，在第一器件晶圆100表面上形成可光刻键合材料；对可光刻键合材料进行图形化，露出第二焊垫31以及切割道，剩余可光刻键合材料作为可光刻键合层；通过可光刻键合层将第一芯片30与电路板10键合在一起。在其他实施例中，也可以在电路板上形成可光刻键合材料，并对可光刻键合材料进行图形化，露出第一焊垫，剩余的可光刻键合材料作为可光刻键合层。
51.本实施例中，所述键合层20的材料为可光刻键合材料。键合层20具有可光刻性，可利用光刻工艺实现图形化，以免采用额外的刻蚀工艺，不仅有利于简化图形化的工艺步骤、提高封装效率和生产产能，还能够减小对键合层20粘结强度的影响、以及对电路板10或第一器件晶圆100的损伤。具体地，键合层20的材料包括：膜状干膜或液态干膜。干膜材料的弹性模量比较小，在受到热应力时容易变形而不至于破损，有利于减小第一芯片30与电路板10之间的结合应力。需要说明的是，第一有机介质层13的材料可以是键合材料，在此情形下无需单独形成键合层20，能够节省工艺。
52.其他实施例中，键合层也可以是芯片粘结膜、玻璃、介质材料和聚合物材料中的一种或多种，介质材料包括：氧化硅或氮化硅。
53.其他实施例中，介质材料包括：氧化硅。所述第三表面的材料为氧化硅，所述第一无机介质层的材料为氧化硅，相应的，通过熔融键合工艺将第一器件晶圆和电路板键合在一起，所述键合层和第一器件晶圆之间，以及键合层和电路板之间均构成氧化硅-氧化硅的
共价键，键合层和第一器件晶圆之间，以及键合层和电路板之间具有较高的键合强度，进而提高板级系统封装的封装成品率。
54.键合层的材料还可以为玻璃，相应的采用玻璃介质键合使得第一器件晶圆和电路板键合，玻璃介质键合指的是，将玻璃焊料印刷在第一器件晶圆或电路板上，然后放入回流炉中进行预烧结，将预烧结完成后的第一器件晶圆与电路板对准放置，使第一芯片位于所述键合层正下方，之后放入键合机中进行烧结。玻璃介质键合工艺简单、键合强度高且密封效果好，尤其适合大批量生产。
55.本实施例中，键合层20覆盖第一器件晶圆100与电路板10之间第一空隙32、以及切割道之外的剩余区域，键合层20用于定义第一导电凸块的形成位置，也就是说键合层20围成了第一空隙32的边界，防止后续第一导电凸块超越该边界，方便进行电镀工艺的控制，防止电镀工艺中第一导电凸块横向外溢。此外，由于第一器件晶圆100与电路板10之间通过键合层20实现物理连接，键合层20覆盖第一器件晶圆100与电路板10之间第一空隙32之外的剩余区域，增强了封装结构的机械强度。
56.本实施例中，键合层20的厚度为5μm至200μm，键合层20至少覆盖第一芯片30面积的10％，以保证第一芯片30与电路板10之间的粘结强度。本实施例中，第一空隙32的高度为5μm至200μm。当第一空隙32的高度为5μm至200μm时，在后续进行电镀工艺的过程中，不仅有利于使得电镀液容易进入第一空隙32内进行电镀工艺，还有利于避免第一空隙32的高度太大而导致电镀时间过长的问题，从而兼顾了电镀效率与电镀的良率。
57.本实施例中，为了可以更好进行电镀工艺，可以设计第一焊垫11和第二焊垫31包括正对部分、错开部分。其中，第一焊垫11和第二焊垫31包括正对部分，以保证后续形成的第一导电凸块与第一焊垫11和第二焊垫31之间均具有良好的接触，进而保证通过第一导电凸块，第一焊垫11和第二焊垫31之间能够具有良好的电性连接。另一方面，第一焊垫11和第二焊垫31还包括错开部分，错开的部分更容易与电镀液接触，有利于使得在第一空隙32较小的情况下，电镀液也易于流入第一空隙32内，进而有利于形成比较完好的第一导电凸块。
58.本实施例中，所述第一焊垫11和所述第二焊垫31的正对部分的面积大于第一焊垫11或第二焊垫31面积的二分之一。当所述第一焊垫11和所述第二焊垫31的正对部分的面积大于第一焊垫11或第二焊垫31面积的二分之一时，可以更好的实现电镀工艺，有利于使得形成的第一导电凸块尽可能完整地填充于第一空隙32内，从而保证第一导电凸块与第一焊垫11、第二焊垫31之间均具有足够的接触面积，相应有利于实现较低的接触电阻。
59.参考图4，通过电镀工艺，在所述第一空隙32中形成第一导电凸块40，所述第一导电凸块40电连接所述第一焊垫11和第二焊垫31。
60.第一导电凸块40用于实现第一焊垫11和第二焊垫31的电连接，相应使得第一芯片30与电路板10之间实现电连接。其中，键合层20覆盖第一芯片30与电路板10表面之间第一导电凸块40外围的区域。
61.与利用焊接实现芯片与电路板电连接的方案相比，首先，本实施例利用电镀工艺实现芯片与电路板的电连接，工艺流程简单、封装效率高；其次，本实施例能够在将器件晶圆键合在电路板上之后，通过电镀工艺形成用于每一芯片与电路板的电连接的导电凸块，相较于对每个芯片单独焊接以与电路板实现电连接，极大地提高了封装效率；而且，电镀工艺与封装前段的工艺兼容性高，便于利用传统的芯片制造工艺或晶圆级封装工艺实现板级
的系统级封装工艺。
62.本实施例中，第一焊垫11、第二焊垫31的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌和铬中的任意一种或多种，第一导电凸块40的材料相应包括：铜、钛、铝、金、镍、铁、锡、银、锌和铬中的任意一种或多种。本实施例中，第一导电凸块40的材料与第二焊垫11、第一焊垫31的材料相同，这样更容易在第一空隙32中形成第一导电凸块40。所述第一导电凸块40的材料与第一焊垫11或第二焊垫31的材料也可以不同，为了更容易形成第一导电凸块40，可以在第一焊垫11或第二焊垫31上先形成材料层，所述材料层的材料与导电凸块40的材料相同的材料层。
63.本实施例中，电镀工艺包括化学镀。化学镀采用的镀液根据实际中需要形成的导电凸块的材料以及第一焊垫11、第二焊垫31的材料确定。本实施例中，所述化学镀包括：化学镀钯浸金(enepig)，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟，化学钯的时间为7分钟至32分钟；或者，化学镍金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟；或者，化学镍，其中化学镍的时间为30分钟至50分钟。
64.本实施例中，电镀工艺选择化学镀钯浸金(enepig)或化学镍金(enig)时，工艺参数可以参照表1。
65.表1
[0066][0067][0068]
本实施例中，在进行化学镀之前，为了更好的完成电镀工艺，可以先对第一焊垫11和第二焊垫31的表面进行清洁，以去除第一焊垫11和第二焊垫31表面的自然氧化层、提高第一焊垫11和第二焊垫31的表面湿润度(wettability)；之后，可以进行活化工艺，促进镀层金属在待镀金属上的形核生长。
[0069]
本实施例中，所述第一导电凸块40的横截面积大于10平方微米，从而既可以保证第一导电凸块40占用的面积不至于过大，也可以保证第一导电凸块40与第一焊垫11或第二焊垫31之间的结合强度，进而保证第一焊垫11与第二焊垫31之间良好的电性连接。
[0070]
参考图5，本实施例中，形成所述第一导电凸块40后，对所述第一器件晶圆100进行晶圆切割，将所述第一芯片30相互分割开。
[0071]
本实施例中，所述电路板10作为载板，因此，电路板10为进行晶圆切割提供了工艺平台。
[0072]
本实施例中，采用刀片切割(blade saw)或激光切割沿切割道对所述第一器件晶圆100的切割区处进行切割。
[0073]
先将第一器件晶圆100整体键合在电路板上，最后对第一器件晶圆100进行切割，实现各芯片相互分割的效果，与将各芯片逐步键合在电路板上的方案相比，实现了晶圆级
封装的效果，进一步简化了工艺流程，提高了封装效率。
[0074]
参考图6，本实施例中，所述板级系统级封装方法还包括：在对第一器件晶圆100进行晶圆切割之后，形成塑封层50，覆盖第一芯片30和电路板10。
[0075]
所述塑封层50用于实现第一芯片30与电路板10的封装集成。所述塑封层50还能起到绝缘、密封以及防潮的作用，有利于提高封装结构的可靠性。所述塑封层50的材料为塑封(molding)材料，例如：环氧树脂。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点。
[0076]
本实施例中，采用塑封工艺形成塑封层50。具体地，可以通过注塑工艺形成塑封层50。注塑工艺的填充性能较好，可以使注塑剂较好地填充在第一导电凸块40露出的剩余空间内。在其他实施例中，还可以采用其他工艺形成所述塑封层。在另一些实施例中，基于实际的器件功能需求，也可以无需形成塑封层。比如，当键合的第一芯片为图像传感器芯片模组时，可以不形成塑封层。如果形成塑封层，则需要在图像传感器芯片模组上进行开口，以暴露出滤光片。
[0077]
图7至图9是本发明板级系统级封装方法第二实施例中各步骤对应的结构示意图。
[0078]
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：在第一空隙中形成第一导电凸块40的过程中，还在电路板10的第二表面形成第四导电凸块81。
[0079]
参考图7，提供电路板10，所述电路板10表面形成有多个第一焊垫11，所述第一焊垫11凹陷于所述电路板10表面。
[0080]
所述电路板10包括相背的第一表面101和第二表面102。本实施例中，所述电路板10包括多层板，每层板至少包括基板12以及位于所述基板12表面的互连结构14。所述电路板10还包括第三焊垫16，所述第三焊垫16位于底层的所述互连结构14上且与相应的所述互连结构14电连接。具体地，电路板10的第二表面102上形成有所述第三焊垫16。所述第三焊垫16的部分表面暴露于第二表面102，用于后续在电镀工艺的过程中形成第四导电凸块。第三焊垫16凹陷于第二表面102，方便后续第四导电凸块的形成。
[0081]
本实施例中，位于所述底层的互连结构14的部分表面暴露于所述第二表面102，第二表面102暴露出的部分互连结构14用于作为第三焊垫16，从而无需额外在第二表面102上形成焊垫，有利于简化工艺；或者，所述第三焊垫16形成在底层的互连结构14上，且暴露于第二表面102。
[0082]
本实施例中，第三焊垫16一侧的所述电路板10表面(即第二表面102)形成有第二有机介质层17或第二无机介质层，第三焊垫16设于所述第二有机介质层17或第二无机介质层中且部分暴露在外。对第二有机介质层17和第二无机介质层的具体描述，可结合参考前述实施例中对第一有机介质层和第一无机介质层的描述，在此不再赘述。
[0083]
为了后续更好的实现电镀，形成比较完好的第四导电凸块，第三焊垫16的设置也需要满足一定的要求，比如：暴露出的所述第三焊垫16的面积为5平方微米至200平方微米。当暴露出的第三焊垫16的面积设置在上述范围内时，在后续电镀工艺的过程中，第三焊垫16可以与电镀液较充分的接触，避免第三焊垫16与镀液不充分接触而影响第四导电凸块与第三焊垫16的接触性能，比如接触面积过小影响接触电阻，或者，无法接触造成电接触不良，而且，还可以保证接触面积不会过大而降低电镀效率，同时也不会占用过多的面积。
[0084]
继续参考图7，通过键合层20将第一器件晶圆100键合于电路板10上，键合层20避开第一焊垫11和第二焊垫31设置，第一焊垫11和第二焊垫31相对围成第一空隙32。
[0085]
参考图8，通过电镀工艺，在所述第一空隙32中形成第一导电凸块40，在所述第三焊垫16上形成第四导电凸块81。第四导电凸块81用于实现电路板10与其他芯片或部件的电连接。
[0086]
本实施例中，在同一步骤中，通过电镀工艺形成用于第一芯片30与电路板10的电连接的第一导电凸块40、以及用于电路板10与其他芯片或部件电连接的第四导电凸块81，极大地提高了封装效率。在其他实施例中，还可以在不同步骤中，通过分别进行的电镀工艺形成所述第一导电凸块和第四导电凸块。在其他实施例中，还可以利用其他的工艺(例如：植球工艺)形成第四导电凸块。
[0087]
参考图9，形成第一导电凸块40和第四导电凸块81后，对第一器件晶圆进行晶圆100切割，将第一芯片30相互分割开。
[0088]
对本实施例所述封装方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
[0089]
图10至图12是本发明板级系统级封装方法第三实施例中各步骤对应的结构示意图。
[0090]
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：在所述电路板10相对的两个面上均键合第一器件晶圆100。
[0091]
参考图10，提供电路板10，电路板10具有相背的第一表面101和第二表面102。将第一器件晶圆100分别键合于第一表面101和第二表面102上，键合层20还避开第三焊垫16设置，第三焊垫16与第二焊垫31相对围成第二空隙32。
[0092]
在所述电路板10相对的两个面上均键合第一器件晶圆100，有利于提高封装的集成度。键合于电路板10的第一表面101和第二表面102上的第一器件晶圆100中的第一芯片30的种类可以相同，也可以不同。
[0093]
参考图11，通过电镀工艺，在所述第一空隙32中形成第一导电凸块40，所述第一导电凸块40电连接所述第一焊垫11和第二焊垫31。
[0094]
本实施例中，在进行所述电镀工艺的过程中，还在第二空隙325中形成第二导电凸块80，所述第二导电凸块80电连接所述第三焊垫16与第二焊垫31。在将所有的第一芯片30与电路板10键合在一起后，在进行电镀工艺时，能够同时在第一空隙32中形成第一导电凸块40，在第二空隙32中形成第二导电凸块80，极大地提高了封装效率。
[0095]
在其他实施例中，还可以在不同步骤中，分别通过两次进行的电镀工艺，在位于电路板第一表面一侧的第一空隙中形成第一导电凸块、以及在位于电路板的第二表面一侧的第一空隙中形成第一导电凸块。其中，在形成位于电路板的其中一面的第一导电凸块后，可以在已形成第一导电凸块的一面形成覆盖电路板、第一芯片和第一导电凸块的塑封层或保护层，覆盖已形成的第一导电凸块，防止该面的第一导电凸块在电路板另一表面进行的电镀工艺中受到影响。
[0096]
参考图12，形成所述第一导电凸块40和第二导电凸块80后，对所述第一器件晶圆进行晶圆100切割，将所述第一芯片30相互分割开。
[0097]
对本实施例所述封装方法的具体描述，可参考前述实施例中的相应描述，本实施
例在此不再赘述。
[0098]
图13至图15是本发明板级系统级封装方法第四实施例中各步骤对应的结构示意图。
[0099]
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述封装方法实现三维封装(3d package)。
[0100]
参考图13，所述提供第一器件晶圆100的步骤中，第一芯片30具有相背的第三表面301和第四表面302，第二焊垫31位于第三表面301一侧且凹陷于第三表面301，第一芯片30还包括第四焊垫36，第四焊垫36位于第四表面302一侧且凹陷于第四表面302，第四焊垫36和第二焊垫31之间实现电连接。
[0101]
本实施例中，所述第一芯片30中形成有通孔互连结构33，所述通孔互连结构34朝向所述第三表面301的一端与所述第二焊垫31连接，所述通孔互连结构33朝向所述第四表面302的一端与第四焊垫36连接。具体地，通孔互连结构33为硅通孔(through silicon via，tsv)互连结构。
[0102]
本实施例中，第四表面302形成有第三有机介质层37或第三无机介质层，第四焊垫36埋设于第三有机介质层37或第三无机介质层中且部分暴露在外。对第三有机介质层37和第三无机介质层的具体描述，可分别参考前述实施例中对第一有机介质层和第二无机介质层的描述，在此不再赘述。
[0103]
继续参考图13，所述封装方法还包括：提供第二器件晶圆200，第二器件晶圆200中形成有多个第二芯片70，第二芯片70的任一表面形成有第五焊垫34，第五焊垫34凹陷于第二芯片70的表面。
[0104]
第二器件晶圆200用于与第一器件晶圆100键合在一起，以实现特定的功能。其中，第二芯片70之间包括切割道(未标示)，切割道所在的区域为切割区30a，第二器件晶圆200与第一器件晶圆100的切割道上下对准，切割道为第二器件晶圆200与第一器件晶圆100一同进行晶圆切割的位置。
[0105]
所述第五焊垫34凹陷于第二芯片70的表面，以便后续实现第二芯片70与第一芯片30之间的键合后，第五焊垫34与第四焊垫36相对能够围成第三空隙。相应地，第五焊垫34用于与第一芯片30的第四焊垫36对应实现电连接。
[0106]
所述第二芯片70的类型可以与第一芯片30的类型相同，也不可以不同。关于所述第二芯片70以及所述第五焊垫34的详细描述，可参考前述实施例对第一芯片30和第二焊垫31的相应描述，在此不再赘述。
[0107]
将所述第二芯片70与所述第一芯片30键合在一起，所述第四焊垫36与第五焊垫34相对围成第三空隙35；将所述第一芯片30键合于所述电路板10上。
[0108]
将第二芯片70与第一芯片30键合在一起，且将第一芯片30键合于所述电路板10上，从而将第二芯片70和第一芯片30在沿垂直于电路板10表面的方向上堆叠，相应实现了三维封装(3d package)。
[0109]
本实施例中，将所述第一器件晶圆100键合于所述电路板10上之后，将第二器件晶圆200键合于第一器件晶圆100上，从而在实现第二芯片70与第一芯片30相键合的过程中，使电路板10能够起到支撑载板的作用。在其他实施例中，也可以在将第二器件晶圆键合于第一器件晶圆上之后，将所述第一器件晶圆键合于所述电路板上。
[0110]
本实施例中，将所述第二芯片70与所述第一芯片30键合在一起，所述第四焊垫36与第五焊垫34相对围成第三空隙35，以便于后续通过电镀工艺，在第三空隙35中形成第三导电凸块。
[0111]
关于所述第二芯片70与第一芯片30之间的键合方式，可结合参考前述对将第一芯片30键合于电路板10上的步骤的相应描述，在此不再赘述。
[0112]
参考图14，通过电镀工艺，在所述第一空隙32中形成第一导电凸块40。
[0113]
所述板级系统级封装方法还包括：通过电镀工艺在所述第三空隙35中形成第三导电凸块75，所述第三导电凸块75电连接所述第四焊垫36与第五焊垫34。
[0114]
第三导电凸块75电连接第四焊垫36与第五焊垫34，从而实现第一芯片30与第二芯片70之间的电连接。本实施例中，将第一芯片30与所述第二芯片70键合之后，在同一电镀工艺中，形成所述第一导电凸块40和第三导电凸块75。简化了封装工艺、提高了封装效率。在其他实施例中，也可以在将第二芯片键合于第一芯片上之后，先形成第三导电凸块，或者，先利用打线的方式，形成电连接第二芯片与第一芯片的焊线，接着再将所述第一芯片键合于所述电路板上。在这种情况下，可以先形成覆盖第三导电凸块或焊线的塑封层或保护层，以防止第三电凸块或焊线在后续的电镀工艺中受到影响。而且，所述第二芯片与第一芯片之间的电连接方式不仅限于此。在其他实施例中，也可以先将第一芯片键合于电路板上并通过电镀工艺形成第一导电凸块，随后，直接利用焊球电连接第二芯片与第一芯片。并且，第二器件晶圆200上还可以继续以键合的方式堆叠晶圆，所述晶圆以键合的方式堆叠的方法与第二器件晶圆200以键合的方式堆叠的方法类似，在此不再赘述。
[0115]
关于电镀工艺、第一导电凸块40以及第三导电凸块75的详细描述，请参考前述实施例的相应描述，在此不再赘述。
[0116]
参考图15，将第一器件晶圆100、第二器件晶圆200与电路板10相互键合之后，对第二器件晶圆200和第一器件晶圆100进行晶圆切割，将第一芯片30相互分割开，同时将第二芯片70也相互分割开。
[0117]
本实施例中，第二器件晶圆200与第一器件晶圆100的切割道上下对准，通过一次切割，将第二芯片70相互分割开，同时将第一芯片30相也互分割开，简化了工艺流程，提高了封装效率。
[0118]
对本实施例所述封装方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
[0119]
图16本发明板级系统级封装方法第五实施例中各步骤对应的结构示意图。
[0120]
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：还在电路板10上键合互连芯片300。
[0121]
参考图16，提供电路板10的步骤中，电路板10表面还形成有多个第六焊垫55，所述第六焊垫55凹陷于所述电路板10表面。
[0122]
对所述第六焊垫55的具体描述，可结合参考第一焊垫的相应描述，在此不再赘述。
[0123]
继续参考图16，所述第一器件晶圆100还包括互连芯片300，所述互连芯片300位于所述第一芯片30侧部的所述电路板10上，互连芯片300中形成有导电结构305，互连芯片300的其中一表面暴露部分导电结构305；将互连芯片300键合于电路板10上，导电结构和305和第六焊垫55相对围成第四空隙(未标示)；通过电镀工艺在第四空隙中形成第五导电凸块
45，第五导电凸块45电连接第六焊垫55与互连芯片300的导电结构305。
[0124]
互连芯片300的其中一表面暴露部分导电结构305，从而使导电结构305能够与第六焊垫55实现电连接。本实施例中，在同一电镀工艺中，形成第一导电凸块40和第五导电凸块45，有利于提高封装效率。
[0125]
本实施例中，通过设计电路板10中的导电结构14的布线方式，互连芯片300可以与电路板10电连接，或者，通过电路板10与第一芯片30电连接。互连芯片300可以用于将电路板10的电性引出，以便后续通过互连芯片300实现电路板10与外部电路的互连或者与其他芯片的互连；互连芯片300也可以用于将第一芯片30的电性引出，从而将第一芯片30的引出端引至互连芯片300中，以改变第一芯片30的互连位置，对第一芯片30的引出端进行再分布。
[0126]
本实施例中，导电结构305贯穿互连芯片300，导电结构305的两端均被暴露，其中一端用于与第六焊垫55实现电连接，另一端用于与其他芯片或外部电路实现电连接。作为一种示例，导电结构305包括位于互连芯片300的其中一表面的互连线310和焊垫、以及从相背的另一表面嵌于互连芯片300中的插塞320，插塞320与互连线310相连。其中，互连芯片300表面暴露部分的互连线310，且互连线310中被互连芯片300表面暴露的部分作为焊垫(未标示)。在另一些实施例中，导电结构也可以仅包括贯穿互连芯片的插塞，插塞相应为互连芯片的表面所暴露的部分。在其他实施例中，导电结构也可以包括互连线和焊垫，焊垫为互连芯片表面所暴露的部分，后续通过形成从相背的另一表面嵌于互连芯片中的插塞，即可将互连芯片的电性引出。
[0127]
后续制程中，还需要对所述第一器件晶圆400进行晶圆切割。
[0128]
对本实施例所述封装方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
[0129]
相应的，本发明还提供一种板级系统级封装结构。图4是本发明板级系统级封装结构第一实施例的结构示意图。
[0130]
本实施例中，所述板级系统级封装结构包括：电路板10，所述电路板10表面形成有多个第一焊垫11，所述第一焊垫11凹陷于所述电路板10表面；键合于所述电路板10上的第一器件晶圆100，所述第一器件晶圆100包括多个第一芯片30，所述第一芯片30的其中一表面形成有第二焊垫31，所述第二焊垫31凹陷于所述第一芯片30的表面，所述第二焊垫31与所述第一焊垫11相对围成第一空隙(未标示)；电镀的第一导电凸块40，位于所述第一空隙中，所述第一导电凸块40电连接所述第一焊垫11和第二焊垫31。
[0131]
电镀的第一导电凸块相应采用电镀工艺形成，与利用焊接实现芯片与电路板电连接的方案相比，首先，形成本发明实施例所述板级系统级封装结构的工艺流程简单、封装效率高；其次，在形成本发明实施例所述板级系统级封装结构的封装工艺过程中，能够在将器件晶圆与电路板键合在一起之后，通过电镀工艺形成用于使每一芯片与电路板的电连接的导电凸块，相较于对每个芯片单独焊接以与电路板实现电连接的方案，极大地提高了封装效率；而且，电镀工艺与封装前段的工艺兼容性高，在所述板级系统级封装结构的封装工艺过程中，便于利用传统的芯片制造工艺或晶圆级封装工艺实现板级的系统级封装工艺；此外，第一器件晶圆100以晶圆级键合的方式键合在电路板上，且后续制程中，还会对所述第一器件晶圆100进行切割，实现各芯片相互分割的效果，与将各芯片一个一个逐步键合在电
路板上的方案相比，实现了晶圆级封装的效果，进一步简化了工艺流程，提高了封装效率。
[0132]
所述电路板10用于支撑和固定多个不同的电路元件，还用于实现电路元件之间的电连接。本实施例中，所述电路板10具有相背的第一表面101和第二表面102。第一表面101和第二表面102中的任意一个为所述电路板10的正面，另外一个为所述电路板10的背面。
[0133]
本实施例中，电路板10可以为印刷电路板。电路板10不限于pcb板，还可以为其他形式的电路板，比如陶瓷电路板。本实施例中，每层板至少包括基板12以及位于所述基板12表面的互连结构14。所述互连结构14可以包括互连线、及位于互连线上的互连垫。本实施例中，每层板还包括：互连插塞15，贯穿所述基板12，所述互连插塞连接基板12两侧的互连结构14。所述电路板10的层数可以根据实际需求确定。本实施例以电路板10为三层板为示例进行说明。在其他实施例中，电路板也可以是单层板、双层板或四层板等。
[0134]
第一焊垫11用于与第一芯片30的第二焊垫31对应电连接。具体地，第一焊垫11凹陷于电路板10表面，以便于所述第一焊垫11与第二焊垫31相对能够围成第一空隙，从而使得第一空隙能够为第一导电凸块40的形成提供空间。
[0135]
本实施例中，第一焊垫11位于顶层的互连结构14上且与相应的互连结构14电连接。第一焊垫11可以是焊盘，但不限于焊盘，也可以是其他具有电连接功能的导电块。第一焊垫11的材料为导电材料。本实施例中，第一焊垫11的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。
[0136]
本实施例中，所述第一焊垫11一侧的电路板10表面(即第一表面101)形成有第一有机介质层13或第一无机介质层，第一焊垫11埋设于所述第一有机介质层13或第一无机介质层中且部分暴露在外。
[0137]
本实施例中，第一导电凸块40通过电镀工艺形成，由于无需利用焊接工艺实现第一芯片30与电路板10之间的电连接，电路板10上相应无需形成阻焊剂和助焊剂，可以形成具有光刻键合特性的第一有机介质层13或者第一无机介质层，从而提升电路板10的形成效率，节省工艺流程。其中，当电路板10顶层是具有光刻键合特性的第一有机介质层13时，可以根据需要选择一定厚度的第一有机介质层13，方便将第一器件晶圆100键合至电路板10上，无需额外形成键合层，这样可以节省工艺，提高电路板的形成效率；当电路板10顶层是第一无机介质层时，由于电镀液在无机介质层上的表面张力小，电镀液更容易进入第一空隙中，从而有利于提高第一导电凸块40的形成良率和效率。
[0138]
本实施例中，所述第一芯片30具有相背的第三表面301和第四表面302，所述第二焊垫31位于所述第三表面301一侧且凹陷于所述第三表面301。作为一种示例，第三表面301为第一芯片30的芯片正面，第四表面302相应为第一芯片30的芯片背面。在其他实施例中，根据第一芯片的功能类型，也可以为：第四表面为芯片正面，第三表面为芯片背面。
[0139]
本实施例中，所述电路板10与第一器件晶圆100的形状和面积大小相同，如此，后续通过键合层，将所述电路板10的第一键合面和第一器件晶圆100的第二键合面键合的步骤中，对电路板10和第一器件晶圆100的各处施加应力时，能够保障各个第一芯片30与电路板10之间的压力相同，使得各个第一芯片30与电路板的键合强度和键合强度的均一性满足要求。此外，电路板10与第一器件晶圆100的形状和面积大小相同，使得电路板10的区域和第一器件晶圆100的区域能够相映合，使得电路板10与第一器件晶圆100的面积能够充分利用，在后续切割后，能够形成更多的封装结构。
[0140]
本实施例中，电路板10与第一器件晶圆100均为圆形。圆形的电路板10能够适用于半导体前道工艺中的设备，与设备和工艺兼容性强。在其他实施例中，电路板也可以为多边形，多边形包括：方形、五边形、六边形、八边形等。
[0141]
本实施例中，第一芯片30的数量为多个，多个第一芯片30为同功能芯片；或者，多个第一芯片30至少包括两种不同功能的芯片，多种不同功能的芯片集成在一起用于实现一定的功能。根据第一芯片30的功能类型，第一芯片30中可以含有空腔，空腔位于第三表面301一侧，或者，位于所述第四表面302一侧，或者，分别位于所述第三表面301和第四表面302一侧。以第一芯片30为声波滤波器，且声波滤波器为fbar滤波器为例，第一芯片30包括谐振结构(包括上下电极以及位于上下电极之间的压电膜)以及位于谐振结构两侧的第一空腔和第二空腔。第一芯片也可以是其他含有空腔的芯片，比如红外热堆传感器。第一芯片30中还可以形成有硅通孔互连结构(图未示)，硅通孔互连结构的一端与第二焊垫31电连接。对第一芯片30的具体描述，可结合参考前述实施例中的相应描述，在此不再赘述。
[0142]
所述第二焊垫31凹陷于第三表面301，从而使所述第二焊垫31与第一焊垫11相对围成第一空隙，且有利于增大第一空隙的高度。
[0143]
第一空隙用于为形成第一导电凸块40提供空间位置。而且第一空隙暴露出所述第一焊垫11和第二焊垫31，第一焊垫11和第二焊垫31的材料均为导电材料，以便于在形成第一导电凸块40的电镀工艺的过程中，仅在暴露出的第一焊垫11和第二焊垫31上电镀形成第一导电凸块。
[0144]
本实施例中，所述第一空隙的高度为5μm至200μm，有利于使得电镀液容易进入第一空隙内进行电镀工艺，提高第一导电凸块40的形成质量，还使得第一导电凸块40的高度不至于过大。
[0145]
本实施例中，第一焊垫11和第二焊垫31包括正对部分、错开部分。
[0146]
其中，第一焊垫11和第二焊垫31包括正对部分，以保证后续形成的第一导电凸块能够与第一焊垫11和第二焊垫31之间均具有良好的接触，进而保证通过第一导电凸块40，第一焊垫11和第二焊垫31之间能够具有良好的电性连接。另一方面，所述第一焊垫11和第二焊垫31还包括错开部分，错开的部分更容易与电镀液接触，有利于使得在第一空隙较小的情况下，电镀液也易于流入第一空隙内，进而有利于形成比较完好的第一导电凸块40。
[0147]
本实施例中，所述第一焊垫11和所述第二焊垫31的正对部分的面积大于第一焊垫11或第二焊垫31面积的二分之一。当所述第一焊垫11和所述第二焊垫31的正对部分的面积大于第一焊垫11或第二焊垫31面积的二分之一时，可以更好的实现电镀工艺，有利于使得形成的第一导电凸块40尽可能完整地填充于第一空隙内，从而保证第一导电凸块40与第一焊垫11、第二焊垫31之间均具有足够的接触面积，相应有利于实现较低的接触电阻。
[0148]
本实施例中，板级系统级封装结构还包括：键合层20，位于所述电路板10和第一器件晶圆100之间且避开所述第一焊垫11和第二焊垫31设置。
[0149]
第一器件晶圆100与电路板10之间通过键合层20实现物理连接，键合层20避开第一焊垫11和第二焊垫31设置，键合层20不仅实现了第一器件晶圆100与电路板10之间的物理连接，还用于定义第一导电凸块40的形成位置，有利于防止电镀工艺中第一导电凸块40横向外溢，方便进行电镀工艺的控制。
[0150]
本实施例中，键合层20为可光刻键合层。其他实施例中，所述键合层也可以是芯片
粘结膜、玻璃、介质材料和聚合物材料中的一种或多种，所述介质材料包括：氧化硅或氮化硅。
[0151]
本实施例中，所述键合层20的材料包括：膜状干膜或液态干膜。干膜材料的弹性模量比较小，在受到热应力时容易变形而不至于破损，有利于减小第一芯片30与电路板10之间的结合应力。
[0152]
本实施例中，键合层20用于定义第一导电凸块40的形成位置，也就是说键合层20围成了第一空隙的边界，防止后续第一导电凸块40超越该边界，方便进行电镀工艺的控制，防止电镀工艺中第一导电凸块横向外溢。此外，由于第一器件晶圆100与电路板10之间通过键合层20实现物理连接，且通常第一器件晶圆100还包括切割道，则键合层20覆盖第一器件晶圆100与电路板10之间所述第一空隙、以及切割道之外的剩余区域，增强了封装结构的机械强度。
[0153]
本实施例中，键合层20的厚度为5μm至200μm，键合层20至少覆盖第一芯片30面积的10％，以保证第一芯片30与电路板10之间的粘结强度。
[0154]
第一导电凸块40用于实现第一焊垫11和第二焊垫31的电连接，相应使得第一芯片30与电路板10之间实现电连接。其中，键合层20覆盖第一芯片30与电路板10表面之间第一导电凸块40外围的区域。本实施例中，第一导电凸块40的横截面积大于10平方微米，从而既可以保证第一导电凸块40占用的面积不至于过大，也可以保证第一导电凸块40与第一焊垫11或第二焊垫31之间的结合强度，进而保证第一焊垫11与第二焊垫31之间良好的电性连接。
[0155]
需要说明的是，本实施例中，第一芯片30之间包括切割道(未标示)，切割道用于在后续制程中作为晶圆切割的位置，切割道所在的区域为切割区30a。
[0156]
对本实施例所述板级系统级封装结构的具体描述，可结合参考前述实施例中的相应描述，本实施例在此不再赘述。
[0157]
图8是本发明板级系统级封装结构第二实施例的结构示意图。
[0158]
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述电路板10还包括第三焊垫16，位于电路板10背向第一芯片30的一侧的表面。
[0159]
本实施例中，所述电路板10包括多层板，每层板至少包括基板12以及位于所述基板12表面的互连结构14。所述电路板10还包括第三焊垫16，所述第三焊垫16位于底层的所述互连结构14上且与相应的所述互连结构14电连接。
[0160]
具体地，电路板10包括相背的第一表面101和第二表面102。电路板10的第二表面102上形成有第三焊垫16。第三焊垫16的部分表面暴露于第二表面102。第三焊垫16凹陷于第二表面102，方便第四导电凸块的形成。本实施例中，位于底层的互连结构14的部分表面暴露于所述第二表面102，第二表面102暴露出的部分互连结构14用于作为第三焊垫16，从而无需额外在第二表面102上形成焊垫，有利于简化工艺；或者，所述第三焊垫16形成在底层的互连结构14上，且暴露于第二表面102。本实施例中，第三焊垫16一侧的所述电路板10表面(即第二表面102)形成有第二有机介质层17或第二无机介质层，第三焊垫16设于所述第二有机介质层17或第二无机介质层中且部分暴露在外。
[0161]
本实施例中，封装结构还包括：电镀的第四导电凸块81，位于第三焊垫16上。第四
导电凸块81用于实现电路板10与其他芯片或部件的电连接。
[0162]
对本实施例所述板级系统级封装结构的具体描述，可结合参考前述实施例中的相应描述，本实施例在此不再赘述。
[0163]
图11是本发明板级系统级封装结构第三实施例的结构示意图。
[0164]
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述电路板10相对的两个面上均键合有第一器件晶圆100。
[0165]
电路板10具有相背的第一表面101和第二表面102，第一器件晶圆100分别键合于所述第一表面101和第二表面102上，键合层20还避开第三焊垫16设置，第三焊垫16与第二焊垫31相对围成第二空隙。
[0166]
所述电路板10相对的两个面上均键合有第一器件晶圆100，有利于提高封装的集成度。键合于电路板10的第一表面101和第二表面102上的第一器件晶圆100的种类可以相同，也可以不同。
[0167]
相应的，所述第二导电凸块80位于所述第二空隙中，所述第二导电凸块80电连接所述第二焊垫31与所述第三焊垫16。
[0168]
对本实施例所述板级系统级封装结构的具体描述，可结合参考前述实施例中的相应描述，本实施例在此不再赘述。
[0169]
图14是本发明板级系统级封装结构第四实施例的结构示意图。
[0170]
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述封装方法用于实现三维封装(3d package)。
[0171]
所述第一芯片30具有相背的第三表面301和第四表面302，所述第二焊垫31位于所述第三表面301一侧且凹陷于所述第三表面301，所述第一芯片30还包括第四焊垫36，所述第四焊垫36位于所述第四表面302一侧且凹陷于所述第四表面302，所述第四焊垫36和第二焊垫31之间实现电连接。
[0172]
本实施例中，第一芯片30中形成有通孔互连结构33，通孔互连结构34朝向第三表面301的一端与第二焊垫31连接。具体地，通孔互连结构33为硅通孔互连结构。本实施例中，通孔互连结构33朝向第四表面302的一端与第四焊垫36连接。本实施例中，第四表面302形成有第三有机介质层37或第三无机介质层，第四焊垫36埋设于第三有机介质层37或第三无机介质层中且部分暴露在外。本实施例中，由于无需利用焊接工艺实现第一芯片30与电路板10以及第二芯片之间的电连接，第四表面302上无需形成阻焊剂和助焊剂，可以形成具有光刻键合特性的第三有机介质层37或第三无机介质层，从而提升第一芯片30的形成效率，节省工艺流程。
[0173]
本实施例中，所述板级系统级封装结构还包括：第二器件晶圆200，键合于所述第一器件晶圆100上，所述第二器件晶圆200包括多个第二芯片70，所述第二芯片70的任一表面形成有第五焊垫34，所述第五焊垫34凹陷于所述第二芯片70的表面，所述第五焊垫34与第四焊垫36相对围成第三空隙；电镀的第三导电凸块75，位于所述第三空隙中，所述第三导电凸块75电连接所述第四焊垫36和第五焊垫34。所述第二器件晶圆200与第一器件晶圆100键合在一起，以实现特定的功能。其中，将第二器件晶圆200与第一器件晶圆100键合在一起，且将第一器件晶圆100键合于电路板10上，从而将第二器件晶圆200和第一器件晶圆100在沿垂直于电路板10表面的方向上堆叠，相应实现了三维封装。所述第二器件晶圆200的类
型可以与第一器件晶圆100的类型相同，也不可以不同。关于所述第二芯片70以及所述第五焊垫34的详细描述，可参考前述实施例对第一芯片30和第二焊垫31的相应描述，在此不再赘述。
[0174]
所述第五焊垫34凹陷于第二芯片70的表面，以便使第五焊垫34与第四焊垫36相对能够围成第三空隙。相应地，第五焊垫34用于与第一芯片30的第四焊垫36对应实现电连接。
[0175]
所述第二芯片70的类型可以与第一芯片30的类型相同，也不可以不同。关于所述第二芯片70以及所述第五焊垫34的详细描述，可参考前述实施例对第一芯片30和第二焊垫31的相应描述，在此不再赘述。
[0176]
第三导电凸块75位于所述第三空隙中，所述第三导电凸块75电连接第四焊垫36与第五焊垫34，从而实现第一芯片30与第二芯片70之间的电连接。
[0177]
需要说明的是，本实施例中，第二芯片70之间包括切割道(未标示)，切割道用于在后续制程中作为晶圆切割的位置，切割道所在的区域为切割区30a。本实施例中，第二器件晶圆200与第一器件晶圆100的切割道上下对准，后续沿切割道对第一器件晶圆100和第二器件晶圆200进行晶圆切割时，通过一次切割，将第一芯片30相互分割开，同时将第二芯片70也相互分割开，简化了工艺流程，提高了封装效率。
[0178]
同时，第二器件晶圆200上还可以继续以键合的方式堆叠晶圆，所述晶圆以键合的方式堆叠的方法与第二器件晶圆200以键合的方式堆叠的方法类似，在此不再赘述。
[0179]
对本实施例所述板级系统级封装结构的具体描述，可结合参考前述实施例中的相应描述，本实施例在此不再赘述。
[0180]
图16是本发明板级系统级封装结构第五实施例的结构示意图。
[0181]
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述第一器件晶圆100还包括互连芯片300，所述互连芯片300位于所述第一芯片30侧部的所述电路板10上。
[0182]
本实施例中，电路板10表面还形成有多个第六焊垫55，第六焊垫55凹陷于电路板10表面。对第六焊垫55的具体描述，可结合参考第一焊垫的相应描述，在此不再赘述。
[0183]
互连芯片300中形成有导电结构305，互连芯片300的其中一表面暴露部分导电结构305，导电结构305和第六焊垫55相对围成第四空隙(未标示)；电镀的第五导电凸块45，位于第四空隙中，第五导电凸块45电连接第六焊垫55与互连芯片300的导电结构305。
[0184]
本实施例中，通过设计电路板10中的导电结构14的布线方式，互连芯片300可以与电路板10电连接，或者，通过电路板10与第一芯片30电连接。互连芯片300可以用于将电路板10的电性引出，以便后续通过互连芯片300实现电路板10与外部电路的互连或者与其他芯片的互连；互连芯片300也可以用于将第一芯片30的电性引出，从而将第一芯片30的引出端引至互连芯片300中，以改变第一芯片30的互连位置，对第一芯片30的引出端进行再分布。
[0185]
互连芯片300的其中一表面暴露部分导电结构305，从而使导电结构305能够与第六焊垫55实现电连接。本实施例中，导电结构305贯穿互连芯片300，导电结构305的两端均被暴露，其中一端用于与第六焊垫55实现电连接，另一端用于与其他芯片或外部电路实现电连接。作为一种示例，导电结构305包括位于互连芯片300的其中一表面的互连线310和焊垫、以及从相背的另一表面嵌于互连芯片300中的插塞320，插塞320与互连线310相连。其
中，互连芯片300表面暴露部分的互连线310，且互连线310中被互连芯片300表面暴露的部分作为焊垫(未标示)。在另一些实施例中，导电结构也可以仅包括贯穿互连芯片的插塞，插塞相应为互连芯片的表面所暴露的部分。在其他实施例中，导电结构也可以包括互连线和焊垫，焊垫为互连芯片表面所暴露的部分，后续通过形成从相背的另一表面嵌于互连芯片中的插塞，即可将互连芯片的电性引出。
[0186]
对本实施例所述板级系统级封装结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
[0187]
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。