半导体存储器结构及其形成方法与流程

1.本揭露有关于一种半导体存储器结构，且特别是有关于动态随机存取存储器。


背景技术：

2.动态随机存取存储器(dynamic random access memory，dram)装置广泛地应用于消费性电子产品中。为了增加动态随机存取存储器装置内的元件密度以及改善其整体表现，目前动态随机存取存储器装置的制造技术持续朝向元件尺寸的微缩化而努力。然而，当元件尺寸持续缩小时，许多挑战随之而生。例如，改善源极/漏极结漏电流(junction leakage)。因此，业界仍需要改进动态随机存取存储器装置的制造方法，以克服元件尺寸缩小所产生的问题。


技术实现要素：

3.本发明实施例提供半导体存储器结构。此半导体存储器结构包含半导体基底，半导体基底包含第一主动区和截断区。此半导体存储器结构还包含设置于第一主动区中的源极/漏极区、设置于截断区中的隔离结构、以及至少延伸通过截断区中的隔离结构的第一栅极结构。第一栅极结构包含第一栅极电极层以及内衬于第一栅极电极层上的第一栅极衬层。第一栅极衬层包含在截断区中的第一部分，且第一栅极衬层的第一部分的上表面低于源极/漏极区的底面。
4.本发明实施例提供半导体存储器结构。此半导体存储器结构包含半导体基底以及埋置于半导体基底中的栅极结构。栅极结构包含栅极衬层，栅极衬层包含第一部分以及突出于第一部分之上的第二部分。此半导体存储器结构还包含设置于半导体基底中的源极/漏极区。源极/漏极区的底面高于栅极衬层的第一部分的上表面且低于栅极衬层的第二部分的上表面。
5.本发明实施例提供半导体存储器结构的形成方法，此方法包含提供半导体基底，半导体基底包含截断区和主动区。此方法还包含形成第一栅极结构通过截断区且形成第二栅极结构通过主动区。第一栅极结构和第二栅极结构的每一个包含栅极电极层以及内衬于栅极电极层上的栅极衬层。此方法还包含形成图案化遮罩层覆盖第二栅极结构且暴露出第一栅极结构、使用图案化遮罩层，刻蚀第一栅极结构的栅极衬层、以及形成源极/漏极区于主动区中。在刻蚀第一栅极结构的栅极衬层之后，第一栅极结构的栅极衬层的上表面低于源极/漏极区的底面。
6.本发明提供的半导体存储器结构，在降低源极/漏极区与旁通字线的电容的同时，可保持半导体存储器装置的电晶体的导通电流。本发明可提升半导体存储器装置的可靠性和制造良率，并且维持半导体存储器装置的导通电流。
附图说明
7.让本发明的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作
详细说明如下：
8.图1a至图1h是根据本发明的一些实施例，显示形成半导体存储器结构在不同阶段的平面示意图。
9.图1a-1至图1h-1、图1a-2至图1h-2、以及图1d-3至图1h-3是根据本发明的一些实施例，显示形成半导体存储器结构在不同阶段的剖面示意图。
10.图2是根据本发明的一些实施例，显示半导体存储器结构的剖面示意图。
11.图3a-1至图3c-1以及图3a-2至图3c-2是根据本发明的一些实施例，显示形成半导体存储器结构在不同阶段的剖面示意图。
12.附图标记：
13.102:半导体基底
14.104:主动区
15.104a:主动区
16.106:隔离区
17.108:截断区
18.108a:截断区
19.110:隔离结构
20.112:图案化遮罩层
21.114:沟槽
22.1141:沟槽
23.1142:沟槽
24.1143:沟槽
25.1144:沟槽
26.116:栅极介电层
27.118:栅极衬层
28.118a:凹部
29.118b:凸部
30.120:栅极电极层
31.122:栅极结构
32.1221:栅极结构
33.1222:栅极结构
34.1223:栅极结构
35.1224:栅极结构
36.124:凹陷
37.126:图案化遮罩层
38.128:开口
39.130:间隙
40.132:盖层
41.134:气隙
42.136:源极/漏极区
43.138:源极/漏极区
44.140:接触插塞
45.141:阻挡层
46.142:位线
47.144:介电结构
48.146:接触插塞
49.146l:下部
50.146u:上部
51.147:硅化物层
52.302:间隙
53.302’:间隙
54.304:气隙
55.d1:第一方向
56.d2:第二方向
57.d3:第三方向
具体实施方式
58.以下参照本发明实施例的图式以更全面地阐述本揭露。然而，本揭露亦可以各种不同的实施方式实现，而不应限于本文中所述的实施例。图式中的层与区域的厚度可能会为了清楚起见而放大，并且在各图式中相同或相似的参考号码表示相同或相似的元件。
59.图1a至图1h是根据本发明的一些实施例，显示形成半导体存储器结构在不同阶段的平面示意图。为了易于说明，图1a至图1h标示参考方向，其中第一方向d1是通道延伸方向，第二方向d2是字线延伸方向(或栅极延伸方向)，第三方向d3是位线延伸方向。第一方向d1与第二方向d2之间夹一锐角，其范围例如在约10度至约80度。第二方向d2大致垂直于第三方向d3。
60.图1a至图1h也标示参考剖面，剖面a-a是平行于栅极结构(即第二方向d2)的轴向且通过栅极电极层的面。剖面b-b是平行于主动区的轴向(即第一方向d1)且通过主动区的面。剖面c-c是平行于栅极结构的轴向且通过栅极衬层的面。
61.图1a-1至图1h-1显示沿着图1a至图1h的剖面a-a撷取的半导体存储器结构的剖面示意图。图1a-2至图1h-2显示沿着图1a至图1h的剖面b-b撷取的半导体存储器结构的剖面示意图。图1d-3至图1h-3显示沿着图1d至图1h的剖面c-c撷取的半导体存储器结构的剖面示意图。
62.提供半导体基底102，以用于形成半导体存储器结构于其上。半导体基底102包含主动区104、隔离区106以及截断(chop region)108，如图1a、图1a-1和图1a-2所示。主动区104是沿着第一方向d1延伸的半导体区块，并且每一个主动区104被两个隔离区106以及截断区108所定义。隔离结构110形成于半导体基底102的隔离区106和截断区108中，从而围绕且电隔离这些主动区104。
63.隔离区106沿着第一方向d1延伸，并且在第二方向d2上间隔排列，从而将半导体基底102划分出多个半导体长条(未显示)。截断区108(其以虚线表示)对应于半导体长条设
置，且将半导体长条截断成多个主动区104。在第二方向d2上，相邻的截断区108可以是错位或不重叠的。
64.在一些实施例中，半导体基底102是元素半导体基底，例如硅基底、或锗基底；或化合物半导体基底，例如碳化硅基底、或砷化镓基底。在一些实施例中，半导体基底102可以是绝缘体上的半导体(semiconductor-on-insulator，soi)基底。
65.隔离结构110自半导体基底102的上表面向下延伸。在一些实施例中，隔离结构110由介电材料形成，例如，氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、及/或前述的组合。隔离结构110的形成可包含使用一或多道刻蚀工艺，形成沟槽于半导体基底102的隔离区106和截断区108中，并且沉积介电材料以填充沟槽。之后，进行平坦化工艺，移除形成于半导体基底102上表面之上的介电材料。
66.为了易于说明，将图1a中央的主动区标示为104a，并且将主动区104a两侧的截断区标示为108a。
67.对半导体存储器结构进行图案化工艺，以形成沟槽114(包含1141、1142、1143以及1144)于半导体基底102中，如图1b、图1b-1和图1b-2所示。沟槽1141、1142、1143以及1144沿着第二方向d2延伸，并在第三方向d3上排列。沟槽114延伸交替地通过主动区104和隔离结构110。
68.在一些实施例中，沟槽1142与1143延伸通过主动区104a，而沟槽1141与1144延伸通主动区104a两侧的截断区108a，如图1b和图1b-2所示。
69.形成沟槽114的图案化工艺包含形成图案化遮罩层112于半导体基底102的上表面。图案化遮罩层112具有对应于沟槽114的开口。在一些实施例中，图案化遮罩层112可以是由介电材料形成的硬遮罩层，例如氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、及/或前述的组合。图案化工艺还包含使用刻蚀工艺移除半导体存储器结构未被图案化遮罩层112覆盖的部分，以形成沟槽114。沟槽114的刻蚀深度在主动区104与隔离结构110中可以是不同的。
70.依序形成栅极介电层116、栅极衬层118、以及栅极电极层120于半导体存储器结构之上，如图1c、图1c-1和图1c-2所示。栅极介电层116沿着图案化遮罩层112上表面和侧壁以及沟槽114侧壁和底面形成，以部分填充沟槽114。在一些实施例中，栅极介电层116由氧化硅、氮化硅、氮氧化硅、及/或高介电常数的介电材料形成。栅极衬层118形成于栅极介电层116之上，以部分填充沟槽114。在一些实施例中，栅极衬层118由氮化钛(tin)、氮化钨(wn)、及/或氮化钽(tan)形成。栅极电极层120形成于栅极衬层118上，以过量填充沟槽114的剩余部分。在一些实施例中，栅极电极层120由金属材料形成，例如，钨(w)、铝(al)、铜(cu)、钴(co)、钌(ru)、及/或其他金属材料。
71.对栅极电极层120和栅极衬层118进行刻蚀工艺，以形成凹陷124延伸至半导体基底102中，如图1d、图1d-1、图1d-2和图1d-3所示。刻蚀工艺也可移除形成于图案化遮罩层112上方的栅极介电层116。
72.在刻蚀工艺之后，形成栅极结构122(包含1221、1222、1223以及1224)，并且每一个栅极结构122包含栅极介电层116、栅极衬层118、以及栅极电极层120。栅极衬层118内衬于栅极介电层116与栅极电极层120之间，栅极电极层120嵌套于栅极衬层118内。根据一些实施例，每一个栅极结构122延伸交替地通过主动区104和隔离结构110。栅极结构122可以作
为所得到的半导体存储器装置的字线，亦可称为埋入式字线(buried word line，bwl)。
73.在一些实施例中，栅极结构1222与1223延伸通过主动区104a。栅极结构1221与1224分别通过主动区104a两侧的截断区108a，如图1d和图1d-2所示。
74.形成图案化遮罩层126于半导体存储器结构之上，如图1e、图1e-1、图1e-2和图1e-3所示。图案化遮罩层126具有开口128，开口128对应于半导体基底102的截断区108。在一些实施例中，图案化遮罩层126可以由光阻材料形成。
75.在一些实施例中，开口128暴露出栅极结构122延伸通过截断区108中的隔离结构110的部分。例如，开口128暴露出栅极结构1221与1224延伸通过截断区108a的部分。图案化遮罩层126覆盖栅极结构122延伸通过主动区104以及通过隔离区106中的隔离结构110的部分。例如，图案化遮罩层126覆盖栅极结构1222与1223延伸通过主动区104a的部分。
76.使用图案化遮罩层126，对栅极结构122进行刻蚀工艺，以凹蚀栅极衬层118，从而在栅极电极层120与栅极介电层116之间形成间隙130，如图1f、图1f-1、图1f-2、图1f-3所示。在刻蚀工艺期间，栅极衬层118与栅极电极层120之间存在刻蚀选择性，因此栅极电极层120可以被些许刻蚀或大致未被刻蚀。在刻蚀工艺之后，移除图案化遮罩层126。
77.栅极衬层118延伸通过截断区108中的隔离结构110的部分被凹蚀，以形成间隙130于截断区108中。栅极衬层118延伸通过主动区104和隔离区106中的隔离结构110的部分保持未刻蚀。举例而言，如图1f-2所示，间隙130形成于截断区108a中，并且主动区104a中的栅极衬层118保持未刻蚀。
78.在刻蚀工艺之后，栅极衬层118被凹蚀的部分称为凹部118a，而栅极衬层118保持未刻蚀的部分称为凸部118b，其突出于凹部118a之上。根据一些实施例，凹部118a对应且位于截断区108中，而凸部118b对应且位于主动区104与隔离区106中，如图1f-3所示。凹部118a与凸部118b在第二方向d2上交替排列。此外，凸部118b的上表面与栅极电极层120的上表面共平面。
79.形成盖层132于凹陷124中，如图1g、图1g-1、图1g-2以及图1g-3所示。盖层132密封间隙130，以形成气隙134于栅极电极层120与栅极介电层116之间。气隙134位于截断区108中，但未形成于主动区104中。此外，气隙134在第二方向d2上介于栅极衬层118的相邻两个凸部118b之间。气隙134暴露出凸部118b的侧表面。
80.在一些实施例中，盖层132由介电材料形成，例如，氧化硅、氮化硅、氮氧化硅、及/或前述的组合。形成盖层132可包含沉积介电材料以填充凹陷124中，并且进行平坦化工艺，移除形成于图案化遮罩层112上表面之上的介电材料。
81.根据一些实施例，通过植入工艺，形成源极/漏极区136和138于半导体基底102的主动区104中，如图1h-2所示。源极/漏极区138位于主动区104的中央，而源极/漏极区136位于主动区104的两端。源极/漏极区136和138可以是掺杂的，并且pn结(pn junction)形成于主动区104与源极/漏极区136或138之间。源极/漏极区136和138和延伸通过主动区的栅极结构(例如，主动区104a中的栅极结构1222和1223)的部分可结合形成电晶体，以用于所得到的半导体存储器装置。
82.在一些实施例中，栅极衬层118(位于截断区108中)的凹部118a的上表面的水平低于源极/漏极区136的底面(即上述pn结)的水平，而栅极衬层118(位于主动区104与隔离区106中)的凸部118b的上表面的水平高于源极/漏极区136的底面(即上述pn结)的水平。
83.可形成介电结构144于半导体存储器结构之上，并且形成导电部件于介电结构144中，以电耦接源极/漏极区136和138。举例而言，如图1h、图1h-1、图1h-2和图1h-3所示，形成接触插塞140于源极/漏极区138上；形成位线142于接触插塞140之上；以及形成接触插塞146于源极/漏极区136上。在形成介电结构144和导电部件期间，可移除图案化遮罩层112。还可形成额外组件于半导体存储器结构之上，例如，电容器结构、内连线结构、或其他适用组件，以制得半导体存储器装置。举例而言，电容器结构形成且电连接至于接触插塞146之上。通过接触插塞146电容器结构电偶接至源极/漏极区136。在一些实施例中，半导体存储器装置是动态随机存取存储器(dram)。
84.在一些实施例中，介电结构144包含多层介电层，并且由介电材料形成，例如，氧化硅、氮化硅、氮氧化硅、前述的多层、及/或前述的组合。
85.在一些实施例中，接触插塞140部分延伸至半导体基底102中，且落在源极/漏极区138上。接触插塞140可由半导体材料形成，例如多晶硅。
86.在一些实施例中，位线142沿着第三方向d3延伸，并且通过接触插塞140电耦接至于源极/漏极区138。位线142可由金属或金属氮化物形成，例如钨(w)、铝(al)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)、前述的多层、或前述的组合。阻挡层141可形成于位线142与接触插塞140之间。
87.在一些实施例中，接触插塞146部分延伸至半导体基底102中，且落在源极/漏极区136上。形成于介电结构144之上的电容器结构(未显示)可通过接触插塞146电耦接至源极/漏极区136。接触插塞146可包含下部146l和上部146u。例如，接触插塞146的下部146l由半导体材料形成，例如多晶硅。接触插塞146的上部146u由金属或金属氮化物形成，例如钨(w)、铝(al)、铜(cu)、钛(ti)、钽(ta)、氮化钛(tin)、及/或氮化钽(tan)。硅化物层147可形成于接触插塞146的下部146l与上部146u之间。
88.在一些情况下，于操作期间，栅极结构在截断区的隔离结构中的部分(可称为旁通字线，passing wl)可能会在与其相邻的主动区中(或隔离结构的侧壁上)感应出通道层。这个通道层是不必要，并且可能会提供各种漏电路径，例如自源极/漏极区的结漏至半导体基底、至其他源极/漏极区上的接触插塞、及/或其他的导电部件，从而导致半导体存储器装置储存资料的劣化或损失。
89.根据本发明实施例，凹蚀截断区(例如，截断区108a)中的栅极衬层118，使得栅极衬层118的凹部118a的上表面水平低于源极/漏极区136的底面(即结)水平，这增加了源极/漏极区136与相邻的旁通字线(例如，截断区108a中的栅极结构1221及/或1224)的导电材料之间的距离。此增加的距离可降低源极/漏极区与旁通字线之间的电容，从而降低形成前述不必要的通道的可能性。这也进一步降低栅极引发漏极漏电流(gidl)，从而提升半导体存储器装置的可靠性和制造良率。
90.再者，形成于截断区108中的气隙134具有较低的介电常数值(例如，约1)，其可降低源极/漏极区与旁通字线之间的电容，进一步提升半导体存储器装置的可靠性和制造良率。
91.此外，主动区(例如主动区104a)中的栅极衬层118保持未凹蚀，使得栅极衬层118的凸部118b的上表面水平高于源极/漏极区136的底面水平。如此，可维持半导体存储器装置的电晶体的通道长度，这也维持半导体存储器装置的导通电流(ion)。
92.图2是根据本发明的一些实施例，显示半导体存储器结构的剖面示意图。图2所示的半导体存储器结构与图1h-2所示的半导体存储器结构相似，除了没有栅极介电层形成于栅极衬层与隔离结构之间，栅极衬层118与隔离结构110界面相接。
93.图3a-1至图3c-2是根据本发明的一些实施例，显示形成半导体存储器结构在不同阶段的剖面示意图。图3a-1至图3c-1对应于图1d至图1h的剖面b-b。图3a-2至图3c-2对应于图1d至图1h的剖面c-c。
94.在进行图1a-1至图1d-3所述的步骤之后，对栅极结构122全面地进行刻蚀工艺，以凹蚀栅极衬层118。在刻蚀工艺之后，栅极电极层120突出于栅极衬层118之上，从而在栅极电极层120与栅极介电层116之间形成间隙302，如图3a-1和图3a-2所示。
95.接着，对半导体存储器结构进行如图1e-1至图1f-3所述的步骤。使用图案化遮罩层126(未显示)，凹蚀截断区108中的栅极衬层118，从而向下延伸位于截断区108中的间隙302，如图3b-1和图3b-2。扩大的间隙302标示为间隙302’。主动区104和隔离区106中的间隙302被图案化遮罩层126(未显示)覆盖，因而未向下延伸。
96.栅极衬层118被凹蚀较多的部分称为凹部118a，而栅极衬层118被凹蚀较少的部分称为凸部118b。根据一些实施例，凹部118a对应且位于截断区108，而凸部118b对应且位于主动区104与隔离区106。凹部118a与凸部118b在第二方向d2上交替排列。
97.接着对半导体存储器结构进行如图1g-1至图1h-3所述的步骤，以形成盖层132、源极/漏极区136和138、介电结构144、接触插塞140和146、以及位线142，如图3c-1和图3c-2所示。在一些实施例中，盖层132密封间隙302和302’，以形成气隙304于栅极电极层120与栅极介电层116之间。气隙304连续地延伸通过主动区104、隔离区106和截断区108，如图3c-2所示。
98.源极/漏极区136和138形成于半导体基底102的主动区104中。在一些实施例中，栅极衬层118(位于截断区108中)的凹部118a的上表面的水平低于源极/漏极区136的底面的水平。栅极衬层118(位于主动区104与隔离区106中)的凸部118b的上表面的水平高于源极/漏极区136的底面的水平。
99.凹蚀的凸部118b可降低主动区104中的栅极结构(例如1222或1223)所产生的电场强度，以降低栅极引发漏极漏电流(gidl)。再者，凸部118b的上表面保持高于源极/漏极区136的底面，这可维持半导体存储器装置的导通电流(ion)。
100.根据上述，本发明实施例提供包含具有交替凹凸轮廓的栅极衬层，其中凹部对应于截断区，而凸部对应于主动区。因此，在降低源极/漏极区与旁通字线的电容的同时，保持半导体存储器装置的电晶体的导通电流(ion)。提升半导体存储器装置的可靠性和制造良率，并且维持半导体存储器装置的导通电流。
101.虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。因此本发明的保护范围当视权利要求所界定者为准。