一种半导体器件的外延结构及其制备方法、半导体器件与流程

1.本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件的外延结构及其制备方法、半导体器件。


背景技术：

2.近年来，基于algan/gan异质结的高电子迁移率晶体管(high electron mobility transistor，简称hemt)在大功率器件方面具有非常好的应用前景。
3.gan基hemt虽然取得了很大进步，但至关重要的可靠性问题一直存在，其中电流崩塌现象一直是限制gan基hemt的主要障碍，这种现象被描述为当栅极和漏极被施以高电压的情况下，对器件进行开关时器件动态电阻会增加，输出电流会下降。通过使用algan背势垒层取代gan缓冲层可以有效缓解电流崩塌现象，但背势垒层与成核层界面处会产生大量施主型位错，使得器件漏电增大，导致器件击穿电压降低而无法正常工作。
4.现有技术通常采用提升背势垒层组分的方式提升器件的耐压，但提升组分会进一步使晶体质量变差，导致最终器件的可靠性变低，因此如何在缓解电流崩塌现象的同时减小漏电成为了亟需解决的问题。


技术实现要素：

5.有鉴于此，本发明实施例提供一种半导体器件的外延结构及其制备方法、半导体器件，以提供一种即可缓解电流崩塌现象又可减小漏电的晶体质量良好的外延结构。
6.第一方面，本发明实施例提供了一种半导体器件的外延结构，该外延结构包括：
7.衬底；
8.位于所述衬底一侧的外延层，所述外延层包括至少一层背势垒层，所述背势垒层包括algan和受主掺杂离子，所述受主掺杂离子用于在所述背势垒层中形成受主能级。
9.可选的，所述受主掺杂离子包括铁离子和/或碳离子。
10.可选的，所述受主掺杂离子包括铁离子；
11.所述背势垒层中al组分的摩尔比为a，0＜a＜20％；
12.所述铁离子的掺杂浓度为c1，其中，0＜c1≤c2，c2＝-5*10
19
*a+1*10
19
。
13.可选的，所述受主掺杂离子包括碳离子；
14.所述背势垒层中al组分的摩尔比为a，0＜a≤20％；
15.所述碳离子的掺杂浓度为c3，其中，0＜c3≤c4，c4＝-5*10
19
*a+1.1001*10
19
。
16.可选的，所述背势垒层包括层叠设置的第一背势垒层和第二背势垒层，所述第一背势垒层位于靠近所述衬底的一侧，所述第二背势垒层位于远离所述衬底的一侧；
17.至少所述第一背势垒层包括所述受主掺杂离子。
18.可选的，所述第一背势垒层中的al组分的摩尔比大于或者等于所述第二背势垒层中的al组分的摩尔比。
19.可选的，沿第一方向，所述第一背势垒层中的al组分的摩尔比不变或者逐渐降低；
20.所述第二背势垒层中的al组分的摩尔比不变或者逐渐降低；
21.所述第一方向与所述衬底指向所述外延层的方向平行。
22.可选的，所述外延层还包括位于所述背势垒层靠近所述衬底一侧的成核层；
23.位于所述背势垒层远离所述衬底一侧的沟道层；
24.位于所述沟道层远离所述衬底一侧的间隔层；
25.位于所述间隔层远离所述衬底一侧的势垒层，所述势垒层与所述沟道层形成异质结结构；
26.位于所述势垒层远离所述衬底一侧的盖层。
27.第二方面，本发明实施例提供了一种半导体器件，该半导体器件包括第一方面所述的外延结构，所述外延结构包括衬底以及依次位于所述衬底一侧的成核层、背势垒层、沟道层、间隔层、势垒层以及盖层；
28.所述半导体器件还包括：
29.位于所述势垒层远离所述衬底一侧的源极和漏极：
30.位于所述盖层远离所述衬底一侧的栅极，所述栅极位于所述源极和所述漏极之间。
31.第三方面，本发明实施例提供了一种半导体器件的外延结构的制备方法，用于制备第一方面所述的外延结构，该制备方法包括：
32.提供衬底；
33.在所述衬底一侧制备外延层，所述外延层包括至少一层背势垒层，所述背势垒层包括algan和受主掺杂离子，所述受主掺杂离子用于在所述背势垒层中形成受主能级。
34.可选的，在所述衬底一侧制备外延层，包括：
35.在所述衬底一侧制备成核层；
36.在所述成核层远离所述衬底的一侧制备背势垒层；
37.在所述背势垒层远离所述衬底的一侧制备沟道层；
38.在所述沟道层远离所述衬底的一侧制备间隔层；
39.在所述间隔层远离所述衬底的一侧制备势垒层，所述势垒层与所述沟道层形成异质结结构；
40.在所述势垒层远离所述衬底的一侧制备盖层。
41.可选的，在所述成核层远离所述衬底的一侧制备背势垒层，包括：
42.以脉冲的方式通入生长气体，在所述成核层远离所述衬底的一侧生长背势垒层。
43.本发明实施例提供的半导体器件的外延结构及其制备方法、半导体器件，通过设置外延层包括至少一层背势垒层，且背势垒层包括algan和受主掺杂离子，在algan背势垒层中引入受主掺杂离子形成受主能级，俘获背势垒层中的电子，有效缓解电流崩塌现象的同时可减小漏电，从而提升晶体质量和器件可靠性。
附图说明
44.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图虽然是本发明的一些具体的实施例，对于本领域的技术人员来说，可以根据本发明的各种实施例
所揭示和提示的器件结构，驱动方法和制造方法的基本概念，拓展和延伸到其它的结构和附图，毋庸置疑这些都应该是在本发明的权利要求范围之内。
45.图1是本发明实施例一提供的一种半导体器件的外延结构的结构示意图；
46.图2是本发明实施例一提供的一种沿第一方向第一背势垒层和第二背势垒层中al组分的摩尔比的示意图；
47.图3是本发明实施例二提供的一种半导体器件的结构示意图；
48.图4是本发明实施例三提供的一种半导体器件的外延结构的制备方法的流程图；
49.图5是本发明实施例三提供的另一种半导体器件的外延结构的制备方法的流程图。
具体实施方式
50.为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例所揭示和提示的基本概念，本领域的技术人员所获得的所有其他实施例，都属于本发明保护的范围。
51.实施例一
52.图1是本发明实施例一提供的一种半导体器件的外延结构的结构示意图，如图1所示，本实施例提供的半导体器件的外延结构包括：衬底100；位于衬底一侧的外延层200，外延层200包括至少一层背势垒层220，背势垒层220包括algan和受主掺杂离子，受主掺杂离子用于在背势垒层220中形成受主能级。
53.algan相比于gan有着更大的禁带宽度和更高的临界击穿电场，因此使用包括algan的背势垒层220，可使器件有着更好的载流子限域性和夹断特性，从而有效缓解电流崩塌现象。在此基础上，为减小漏电，本发明实施例采用向背势垒层220引入受主掺杂离子如碳离子的方式，在背势垒层220中形成受主能级，该受主能级能够俘获背势垒层220中的自由电子，以此实现高阻背势垒层220，进而减小漏电。
54.其中，外延层200可以包括一层背势垒层220，也可以包括多层背势垒层220，本领域技术人员可以根据实际需求选择设置，本发明实施例对此不做限定。
55.进一步的，衬底100和外延层200的具体类型也不做限定，例如衬底100可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料。外延层200可以包括基于iii-v族化合物的半导体材料。
56.本发明实施例提供的半导体器件的外延结构，通过设置外延层包括至少一层背势垒层，且背势垒层包括algan和受主掺杂离子，在algan背势垒层中引入受主掺杂离子形成受主能级，俘获背势垒层中的电子，有效缓解电流崩塌现象的同时减小漏电，从而提升晶体质量和器件可靠性。
57.可选的，受主掺杂离子可以包括铁离子和/或碳离子。
58.背势垒层220中的受主掺杂离子可以是铁离子或碳离子中的一种，也可以是铁离子和碳离子的组合，可通过调整铁离子和碳离子的掺杂浓度或浓度比例，在背势垒层220中形成受主能级，从而俘获背势垒层220中的自由电子，提升击穿电压，减小漏电。
59.需要说明的是，本发明实施例的受主掺杂离子仅以铁离子和碳离子为例进行说明而非限定，受主掺杂离子也可以是其他离子，只需在背势垒层220中形成受主能级，可以俘获背势垒层220中的自由电子即可，本发明实施例对受主掺杂离子的具体类型不进行限定。
60.可选的，受主掺杂离子可以包括铁离子；背势垒层220中al组分的摩尔比为a，0＜a＜20％；铁离子的掺杂浓度为c1，其中，0＜c1≤c2，c2＝-5*10
19
*a+1*10
19
。
61.示例性的，设置背势垒层220中al组分的摩尔比a满足0＜a＜20％，可以有效缓冲电流崩塌现象，保证半导体器件的外延结构具备良好的载流子限域性和夹断特性。进一步的，设置铁离子的掺杂浓度c1满足0＜c1≤-5*10
19
*a+1*10
19
，可以保证在背势垒层220中引入适当数量的受主掺杂离子，以便在背势垒层220中形成受主能级，该受主能级能够俘获背势垒层220中的自由电子，提升外延结构的击穿电压，减小漏电，进一步提升半导体器件性能。需要说明的是，本发明实施例对铁离子的具体掺杂浓度不进行限定，只需保证铁离子的掺杂浓度c1与al组分的摩尔比a满足0＜c1≤-5*10
19
*a+1*10
19
即可，例如铁离子的掺杂浓度c1可以为2*10
18
或者5*10
18
等。
62.可选的，受主掺杂离子可以包括碳离子；背势垒层220中al组分的摩尔比为a，0＜a≤20％；碳离子的掺杂浓度为c3，其中，0＜c3≤c4，c4＝-5*10
19
*a+1.1001*10
19
。
63.示例性的，设置背势垒层220中al组分的摩尔比a满足0＜a≤20％，可以有效缓冲电流崩塌现象，保证半导体器件的外延结构具备良好的载流子限域性和夹断特性。进一步的，设置碳离子的掺杂浓度c3满足0＜c3≤-5*10
19
*a+1.1001*10
19
，可以保证在背势垒层220中引入适当数量的受主掺杂离子以便在背势垒层220中形成受主能级，该受主能级能够俘获背势垒层220中的自由电子，提升外延结构的击穿电压，减小漏电，进一步提升半导体器件性能。需要说明的是，本发明实施例对碳离子的具体掺杂浓度不进行限定，只需保证碳离子的掺杂浓度c3与al组分的摩尔比a满足0＜c3≤-5*10
19
*a+1.1001*10
19
即可，例如碳离子的掺杂浓度c3可以为1*10
16
或者4*10
15
等。
64.接下来对背势垒层220的具体膜层结构进行说明。
65.可选的，背势垒层220可以包括层叠设置的第一背势垒层221和第二背势垒层222，第一背势垒层221位于靠近衬底100的一侧，第二背势垒层222位于远离衬底100的一侧；至少第一背势垒层221包括受主掺杂离子。
66.参考图1，本实施例中背势垒层220包括依次层叠设置的第一背势垒层221和第二背势垒层222，第一背势垒层221和第二背势垒层222均包括algan，可以有效起到缓解电流崩塌，提升器件夹断特性的作用。相较于第二背势垒层222，靠近衬底100一侧的第一背势垒层221位错多，自由电子多，容易产生漏电，因此第一背势垒层221需引入受主掺杂离子以提升击穿电压减小漏电。
67.进一步的，由于第一背势垒层221掺杂后漏电已减小，第二背势垒层222中自由电子较少，且掺杂越多晶体质量越差，影响后续器件的可靠性，所以第二背势垒层222可以少量掺杂甚至不掺杂，本领域技术人员可以综合考虑漏电效果及晶体质量问题，合理设置第二背势垒层222中受主掺杂离子的浓度，本发明实施例对此不做限定。
68.此外，外延层200只包括一层背势垒层220时，可以设置该背势垒层220靠近衬底100一侧的区域包括受主掺杂离子，该背势垒层220远离衬底100一侧的区域少量掺杂或者不掺杂，即设置该背势垒层220中至少靠近衬底100一侧的区域包括受主掺杂离子。
69.本实施例通过设置靠近衬底100一侧的第一背势垒层221包括受主掺杂离子，远离衬底100一侧的第二背势垒层222少量掺杂或不掺杂，保证在解决漏电问题的前提下尽量少掺杂，可进一步提升晶体质量，提高器件的可靠性。
70.可选的，第一背势垒层221中的al组分的摩尔比大于或者等于第二背势垒层222中的al组分的摩尔比。
71.具体的，由于在背势垒层220远离衬底100的一侧通常会设置沟道层230，用以改善二维电子气沟道处界面质量，以获得更优的二维电子气浓度和迁移率。若背势垒层220靠近沟道层230一侧中的al组分过高，二维电子气的迁移率会明显降低；若背势垒层220中al组分过低，则会降低背势垒层220的禁带宽度，不利于增加二维电子气的限域能力，导致漏电。因此，可以设置背势垒层220中靠近沟道层230一侧的第二背势垒层222的al组分较低，远离沟道层230一侧的第一背势垒层221的al组分较高，即设置第一背势垒层221中的al组分的摩尔比大于第二背势垒222中的al组分的摩尔比，从而在提高二维电子气的限制能力、降低半导体器件的背势垒层220漏电及提高击穿电压的同时，降低晶格应变，减少压电极化，防止半导体器件性能退化，进而提高半导体器件的稳定性和可靠性。
72.此外，为简化流程，增强工艺的可控性，也可以设置第一背势垒层221中的al组分的摩尔比等于第二背势垒222中的al组分的摩尔比。本领域技术人员可根据实际情况和需求选择设置。
73.在上述实施例的基础上，沿第一方向，第一背势垒层221中的al组分的摩尔比不变或者逐渐降低；第二背势垒层222中的al组分的摩尔比不变或者逐渐降低；第一方向与衬底100指向外延层200的方向平行。
74.在第一背势垒层221中的al组分的摩尔比大于或者等于第二背势垒层222中的al组分的摩尔比的前提下，沿第一方向即与衬底100指向外延层200平行的方向，还可以设置第一背势垒层221和第二背势垒层222中al组分的摩尔比均不变且相等，以简化工艺，增强可控性；或者设置第一背势垒层221和第二背势垒层222至少其中一层的al组分的摩尔比逐渐降低，以减少背势垒层220中的al组分，提高晶体质量，提升器件的可靠性。示例性的，图2是本发明实施例一提供的一种沿第一方向第一背势垒层221和第二背势垒层222中al组分的摩尔比的示意图，参考图2，沿第一方向，第一背势垒层221中的al组分的摩尔比不变均为10％，第二背势垒层222中的al组分的摩尔比从10％线性递减至0。
75.在上述实施例的基础上，外延层200还包括位于背势垒层220靠近衬底100一侧的成核层210；位于背势垒层220远离衬底100一侧的沟道层230；位于沟道层230远离衬底100一侧的间隔层240；位于间隔层240远离衬底100一侧的势垒层250，势垒层250与沟道层230形成异质结结构；位于势垒层250远离衬底100一侧的盖层260。
76.参考图1，沿衬底100指向外延层200的方向，外延层200包括依次层叠设置的成核层210、背势垒层220、沟道层230、间隔层240、势垒层250和盖层260。
77.成核层210影响外延层200中位于成核层210上方的其他膜层的晶体质量、表面形貌以及电学性质等参数，成核层210主要起到匹配衬底100材料和外延层200的异质结结构中的半导体材料层的作用。
78.沟道层230可以为gan沟道层，沟道层230用以改善二维电子气沟道处界面质量，以获得更优的二维电子气浓度和迁移率。
79.间隔层240可以为aln间隔层，间隔层123可以抬高势垒，增加二维电子气的限域性，同时减小合金散射，提升迁移率。
80.势垒层250可以为algan势垒层，势垒层250与沟道层230一起形成异质结结构，使沟道层230可以提供二维电子气运动的沟道。
81.盖层260的主要作用是减小表面态，减小后续半导体器件的表面漏电，抑制电流崩塌，从而提升外延结构以及半导体器件的性能和可靠性。可选的，盖层260的材料为iii族氮化物，优选为p型掺杂氮化镓(p-gan)，p-gan结构能够有效降低algan层的势垒高度。
82.实施例二
83.基于同一发明构思，本发明实施例还提供了一种半导体器件，该半导体器件包括本发明任意实施例提供的半导体器件的外延结构。图3是本发明实施例二提供的一种半导体器件的结构示意图，如图3所示，该半导体器件的外延结构包括衬底100以及依次位于衬底100一侧的成核层210、背势垒层220、沟道层230、间隔层24、势垒层250以及盖层260；半导体器件还包括：位于势垒层250远离衬底100一侧的源极300和漏极400；位于盖层260远离衬底100一侧的栅极500，栅极500位于源极300和漏极400之间。
84.示例性的，源极300和漏极400位于势垒层250远离衬底100的一侧，源极300和漏极400分别与势垒层250形成欧姆接触。栅极500位于源极300和漏极400之间，且位于盖层260远离衬底100的一侧，栅极500与盖层260形成肖特基接触。
85.应该理解，本发明实施例是从半导体器件结构设计的角度来保证半导体器件中成核层的热阻不变高的情况下提升成核层的晶体质量。半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(high electron mobility transistor，简称hemt)、绝缘衬底上的硅(silicon-on-insulator，简称soi)结构的晶体管、砷化镓(gaas)基的晶体管以及金属氧化层半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，简称mosfet)、金属绝缘层半导体场效应晶体管(metal-semiconductor field-effect transistor，简称misfet)、双异质结场效应晶体管(double heterojunction field-effect transistor，简称dhfet)、结型场效应晶体管(junction field-effect transistor，简称jfet)，金属半导体场效应晶体管(metal-semiconductor field-effect transistor，简称mesfet)，金属绝缘层半导体异质结场效应晶体管(metal-semiconductor heterojunction field-effect transistor，简称mishfet)或者其他场效应晶体管。
86.本发明实施例提供的半导体器件，通过设置半导体器件中外延层包括至少一层背势垒层，且背势垒层包括algan和受主掺杂离子，在algan背势垒层中引入受主掺杂离子形成受主能级，俘获背势垒层中的电子，有效缓解电流崩塌现象的同时减小漏电，从而提升晶体质量和器件可靠性；通过成核层匹配衬底材料和外延层中异质结结构中的半导体材料层；通过沟道层改善二维电子气沟道处界面质量，获得更优的二维电子气浓度和迁移率；通过间隔层抬高势垒，增加二维电子气的限域性，同时减小合金散射，提升迁移率；通过势垒层与沟道层一起形成异质结结构，形成二维电子气的运动沟道；通过盖层减小表面态，减小后续半导体器件的表面漏电，抑制电流崩塌，从而提升外延结构以及半导体器件的性能和可靠性。
87.实施例三
88.基于同样的发明构思，本发明实施例还提供了一种半导体器件的外延结构的制备方法，该制备方法可制备本发明任意实施例提供的半导体器件的外延结构。图4是本发明实施例三提供的一种半导体器件的外延结构的制备方法的流程图，如图4所示，该制备方法包括：
89.s100、提供衬底。
90.衬底的制备方法和材料不做限定。示例性的，衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、离子层外延法、分子束外延法、溅射法或蒸发法。衬底的材料可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料。
91.s200、在衬底一侧制备外延层，外延层包括至少一层背势垒层，背势垒层包括algan和受主掺杂离子，受主掺杂离子用于在背势垒层中形成受主能级。
92.背势垒层包括algan，可以有效缓解电流崩塌，提升器件的夹断特性。在此基础上，背势垒层引入受主掺杂离子，在背势垒层中形成受主能级，该受主能级能够俘获背势垒层中的自由电子，以此实现高阻背势垒层，减小漏电。
93.本发明实施例提供的半导体器件的外延结构的制备方法，通过设置半导体器件的外延层包括至少一层背势垒层，且背势垒层包括algan和受主掺杂离子，在algan背势垒层中引入受主掺杂离子形成受主能级，俘获背势垒层中的电子，有效缓解电流崩塌现象的同时减小漏电，从而提升晶体质量和器件可靠性。
94.图5是本发明实施例三提供的另一种半导体器件的外延结构的制备方法的流程图，参考图5，可选的，s200、在衬底一侧制备外延层，包括：
95.s210、在衬底一侧制备成核层。
96.s220、在成核层远离衬底的一侧制备背势垒层。
97.s230、在背势垒层远离衬底的一侧制备沟道层。
98.s240、在沟道层远离衬底的一侧制备间隔层。
99.s250、在间隔层远离衬底的一侧制备势垒层，势垒层与沟道层形成异质结结构。
100.s260、在势垒层远离衬底的一侧制备盖层。
101.本发明实施例提供的半导体器件的外延结构的制备方法，通过成核层匹配衬底材料和外延层中异质结结构中的半导体材料层；通过背势垒层有效缓解电流崩塌现象，同时减小漏电，提升晶体质量和器件可靠性；通过沟道层改善二维电子气沟道处界面质量，获得更优的二维电子气浓度和迁移率；通过间隔层抬高势垒，增加二维电子气的限域性，同时减小合金散射，提升迁移率；通过势垒层与沟道层一起形成异质结结构，形成二维电子气的运动沟道；通过盖层减小表面态，减小后续半导体器件的表面漏电，抑制电流崩塌，从而提升外延结构及半导体器件的性能和可靠性。
102.可选的，在成核层远离衬底的一侧制备背势垒层，包括：
103.以脉冲的方式通入生长气体，在成核层远离衬底的一侧生长背势垒层。
104.制备背势垒层过程中，背势垒层的生长气体如氨气以脉冲的方式通入腔体，可有
效提升algan背势垒层的晶体质量，进而提高外延结构及器件的性能和可靠性。
105.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互组合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。