具有存储器的半导体结构及其形成方法与流程

1.本技术的实施例涉及具有存储器的半导体结构及其形成方法。


背景技术：

2.半导体集成电路(ic)产业经历了指数级的增长。ic材料和设计方面的技术进步产生了一代又一代的ic，每一代ic的电路都比上一代更小、更复杂。在ic演进的过程中，功能密度(即每个芯片区域上互连器件的数量)一般都在增加，而几何尺寸【即使用制造工艺可以创建的最小元件(或线路)】却在减少。这种缩减工艺通常通过提高生产效率和降低相关成本来提供好处。


技术实现要素：

3.本技术的实施例提供一种半导体结构，包括：衬底；互连结构，位于所述衬底上方；以及第一存储单元，位于所述衬底上方并嵌入在所述互连结构的介电层中，其中所述第一存储单元包括：第一晶体管，位于第一基底介电层上并嵌入在第一介电层中；以及第一数据存储结构，嵌入在第二介电层中并电连接至所述第一晶体管，其中，所述第一数据存储结构包括第一电极、第二电极和夹在所述第一电极和所述第二电极之间的存储层。
4.本技术的实施例提供一种半导体结构，包括：衬底，具有部分嵌入在其中的第一晶体管；互连结构，位于所述衬底上，其中，所述互连结构包括位于所述第一晶体管上方的介电层、以及嵌入在所述介电层中并电连接至所述第一晶体管的导电部件；以及存储器器件，嵌入在所述互连结构的所述介电层中，包括：第二晶体管，位于基底介电层上并嵌入在第一介电层中；以及数据存储结构，嵌入在所述第二介电层中并电连接至所述第二晶体管。
5.本技术的实施例还提供一种形成半导体结构的方法，包括：提供衬底；在所述衬底上方形成互连结构；以及形成嵌入在所述互连结构中的第一存储单元，包括：形成第一晶体管，包括：在基底介电层上形成导电层；图案化所述导电层以形成源极/漏极电极；在所述基底介电层上形成沟道层以部分地覆盖所述源极/漏极电极；以及在所述沟道层上形成栅极介电层和栅极电极；在所述基底介电层上形成第一介电层以覆盖所述第一晶体管；在所述第一介电层上形成第二介电层；以及形成位于所述第二介电层中并电连接至所述第一晶体管的第一数据存储结构。
附图说明
6.当与附图一起阅读时，从以下详细描述中可以最好地理解本公开的各个方面。需要指出的是，根据工业的标准实践，各种部件没有按比例绘制。事实上，为了清楚地讨论性，各种部件的关键尺寸可以任意增加或减少。
7.图1是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
8.图2a至图2j是示出了根据本公开的一些实施例的制造包括在图1的半导体器件中
的存储器器件的各种中间阶段的截面图。
9.图3a是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
10.图3b是示出了图3a中的存储器器件的数据存储结构的放大截面图。
11.图4a至图4d是示出了根据本公开的一些实施例的制造图3a的数据存储结构的各个中间阶段的截面图。
12.图5a是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
13.图5b是示出了图5a中的存储器器件的数据存储结构的放大截面图。
14.图6a是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
15.图6b是示出了图6a中的存储器器件的数据存储结构的放大截面图。
16.图7是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
17.图8a是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
18.图8b是示出了图8a中的存储器器件的数据存储结构的放大截面图。
19.图9a至图9e是示出了根据本公开的一些实施例的制造图8a中的存储器器件的数据存储结构的各个中间阶段的截面图。
20.图10是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
具体实施方式
21.下面的公开提供了许多不同的实施例，或实例，用于实施所提供的主题的不同部件。下文描述了组件和布置的具体例子，以简化本公开。当然，这些仅仅是示例，而不是为了限制。例如，在下面的描述中，在第一部件上或在第一部件上形成第二部件可以包括其中第二部件和第一部件直接接触形成的实施例，并且还可以包括在第二部件和第一部件之间形成附加部件从而第二部件和第一部件可以不直接接触的实施例。此外，本公开可以在各种实例中重复参考数字和/或字母。这种重复是为了简单和清楚，其本身并不决定所讨论的各种实施例和/或配置之间的关系。
22.此外，为了便于描述，这里可以使用空间上的相对术语，例如“下方”、“下面”、“在
…
下”、“上”、“上方”、“上面”、“在
…
上”、“上边”等，以描述一元件或部件与图中所示的另一个元件或部件的关系。空间上相对的术语意在包括设备在使用或操作中除了图中所描述的方向之外的不同方向。该设备可以以其他方式定向(旋转90度或在其他方向上)，并且这里使用的空间相对描述符同样可以相应地解释。
23.本公开的实施例可涉及具有鳍的finfet(鳍式场效应晶体管)结构。可以通过任何合适的方法进行图案化鳍。例如，可以使用一种或多种光刻工艺，包括双重图案化或多重图案化工艺进行图案化鳍。一般来说，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许创建的图案具有例如比使用单一的、直接的光刻工艺所能获得的更小的间距。例
如，在一些实施例中，在衬底上形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后剩余的间隔件可用于图案化鳍。然而，可使用一种或多种其他适用工艺形成鳍。
24.图1是示出根据本公开的一些实施例的半导体结构的截面图。
25.参照图1，在一些实施例中，半导体结构500a包括衬底10、一个或多个晶体管15、互连结构50以及嵌入在互连结构50中的存储器器件280。
26.在一些实施例中，衬底10是半导体衬底，例如散装半导体衬底、绝缘体上半导体(soi)衬底或类似的衬底，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。也可以使用其他衬底，例如多层或梯度衬底。衬底10可以是晶圆，例如硅晶圆。在一些实施例中，衬底10的半导体材料可以包括硅；锗；包括碳化硅(sic)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)、砷化铟(inas)和/或锑化铟(insb)的化合物半导体；包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp的合金半导体；或其组合。
27.根据设计的要求，衬底10可以是p型衬底、n型衬底或其组合，并且可以在其中具有掺杂区域。衬底10可以配置为n
‑
金属氧化物半导体(nmos)器件、pmos器件、n型鳍式场效应晶体管(finfet)器件、p型finfet器件、其他种类的器件(例如，多栅极晶体管、栅极全向晶体管或纳米线晶体管)或其组合。在一些实施例中，nmos器件或n型finfet器件的衬底10的半导体材料可以包括si、sip、sic、sipc、inp、gaas、alas、inas、inalas、ingaas或其组合。用于pmos器件或p型finfet器件的衬底10的半导体材料可以包括si、sige、sigeb、ge、insb、gasb、ingasb或其组合。
28.在一些实施例中，衬底10包括一个或多个部分地嵌入在其中的晶体管15。晶体管15是金属氧化物半导体场效应晶体管(mosfet)，并且可以是n型mosfet、p型mosfet或其组合。在一些实施例中，晶体管15可以是或包括平面mosfet、finfet、栅极全向fet(gaa fet)或其组合。
29.在一些实施例中，晶体管15的每个包括栅极介电层11、栅极电极12、间隔件13和源极/漏极区域14。栅极介电层11位于衬底10上，并且可以包括氧化硅、氮化硅、氧化氮化硅、高k介电材料或类似材料、或其组合。高k介电材料可以具有例如大于约4、或大于约7或10的介电常数。在一些实施例中，高k介电材料包括zro2、gd2o3、hfo2、batio3、al2o3、lao2、tio2、ta2o5、y2o3、sto、bto、bazro、hfzro、hflao、hftao、hftio、其组合或其它合适的材料。在一些实施例中，界面层(未示出)可以位于栅极介电层11和衬底10之间。界面层可包括氧化物，如氧化硅。
30.栅极电极12位于栅极介电层11上并通过栅极介电层11与衬底10分开。在一些实施例中，栅极电极12包括多晶硅和/或金属材料。在一些实施例中，栅极电极层12可以包括功函数金属层和功函数金属层上的金属层。功函数金属层被配置为调整晶体管的功函数以实现所需的阈值电压vt。功函数金属层也可以是n型功函数金属层或p型功函数金属层。在一些实施例中，p型功函数金属层包括具有足够大的有效功函数的金属，并且可以包括以下一种或多种：tin、wn、tan、导电金属氧化物和/或其它合适的材料，或其组合。在其他实施例中，n型功函数金属层包括具有足够低的有效功函数的金属，并且可以包括以下一种或多种：钽(ta)、铝化钛(tial)、氮化铝钛(tialn)、碳化钽(tac)、碳化氮化钽(tacn)、氮化硅钽(tasin)、氮化硅钛(tisin)、其他合适的金属、合适的导电金属氧化物，或其组合。金属层可
以包括铜、铝、钨、钴(co)或任何其它合适的金属材料、或类似的材料或其组合。
31.间隔件13位于衬底100上，以覆盖栅极电极13的侧壁和栅极介电层11的侧壁。间隔件13的材料可以包括氧化硅、氮化硅、氧化氮化硅或其组合。
32.源极/漏极区域14位于衬底10中和/或衬底上以及包括栅极电极12和栅极介电层11的栅极堆叠件的侧面上。源极/漏极区域14可以是分别配置为p型mosfet或n型mosfet、p型finfet或n型finfet的掺杂区域或外延层/区域。源极/漏极区域14可以位于衬底的阱区域中，并且源极/漏极区域14的导电类型分别与相应阱区域的导电类型相反。在源极/漏极区域14为掺杂区域的实施例中，源极/漏极区域14可分别包括p型掺杂物，如硼、bf
2+
，或n型掺杂物，如磷、砷。
33.在一些实施例中，源极/漏极区域14具有分别形成在其上的硅化物层(未示出)。该硅化物层包括硅化镍(nisi)、硅化钴(cosi)、硅化钛(tisi)、硅化钨(wsi)、硅化钼(mosi)。硅化铂(ptsi)、硅化钯(pdsi)、cosi、nicosi、niptsi、ir、ptirsi、ersi、ybsi、pdsi、rhsi或nbsi、或其组合。
34.互连结构50位于衬底10和晶体管15上。在一些实施例中，互连结构50包括多个介电层和嵌入在介电层中的多个导电部件(或称为互连布线)。这些导电部件与晶体管15电连接以形成功能电路。多个介电层可以包括一个或多个层间介电层(ild)和一个或多个金属间介电层(imd)。在一些实施例中，互连结构50的导电部件可以包括多个导电接触件、导电通孔和导电线。导电接触件位于ild中，以电连接至晶体管15和导电线，而导电通孔可以位于imd中，以电连接至不同层的导电线。
35.介电层的材料可以包括氧化硅、含碳氧化物如氧碳化硅(sioc)、硅酸盐玻璃、四乙基氧硅酸盐(teos)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅如硼磷硅酸盐玻璃(bpsg)、氟掺杂的硅酸盐玻璃(fsg)、磷硅酸盐玻璃(psg)、硼掺杂的硅酸盐玻璃(bsg)、其组合和/或其他合适的介电材料。在一些实施例中，介电层可以包括介电常数低于4的低k介电材料、介电常数低于2.5的极低k(elk)介电材料。在一些实施例中，低k材料包括基于聚合物的材料，例如苯并环丁烯(bcb)、或【密歇根州米德兰陶氏化学公司(dow chemical，midland，mich.)】；或基于二氧化硅的材料，例如氢硅倍半氧烷(hsq)或siof。导电部件的材料可以包括阻隔材料，例如钛、钽、氮化钛、氮化钽、氮化锰或其组合；以及导电材料，包括金属或金属合金，例如钨(w)、铜(cu)、ru、ir、ni、os、rh、al、mo、co、其合金、钨(w)、铜(cu)、铜合金、铝(al)、其合金或其组合。
36.例如，互连结构50可以包括介电层17、介电层19、介电层100、介电层108、介电层110、介电层120；导电接触件18、导电接触件20；导电线21、导电线101c、导电线124c；以及嵌入在相应介电层中的导电通孔22、导电通孔109c、导电通孔122c。需要说明的是，为了简洁起见，图1中未示出导电线124c上的介电层。图中所示的介电层和导电部件的数量只是为了说明，而本公开的内容并不限于此。在一些可供选择的实施例中，更多的介电层和导电部件位于介电层120和导电线124c上，并且互连结构50可以包括任何合适数量的嵌入其中的导电部件的介电层，这取决于产品设计和要求。
37.在一些实施例中，介电层17和介电层19也可以被称为ild。介电层17位于衬底10上，并且横向地位于晶体管15的栅极结构(包括栅极介电层11、栅极电极12和间隔件13)旁边。在一些实施例中，蚀刻停止层16位于介电层17和栅极结构的间隔件13之间、以及介电层
17和衬底10之间。蚀刻停止层16的材料与介电层17不同。例如，蚀刻停止层16可以包括sin、sic、sioc、sion、sicn、siocn或类似的材料、或其组合。在一些实施例中，蚀刻停止层16也可称为接触蚀刻停止层(cesl)。
38.介电层19位于介电层17和晶体管15的栅极结构上。在一些实施例中，蚀刻停止层(未示出)可位于介电层19和介电层17之间、和/或位于互连结构50中的任何其他两个相邻的介电层之间。
39.导电接触件18穿透介电层19和介电层17以与晶体管15的源极/漏极区域14电连接。导电接触件20穿透介电层19以与栅极12电连接。在一些实施例中，导电接触件18也可称为源极/漏极区接触件，导电接触件20也可称为栅极接触件。
40.介电层100、介电层108、介电层110、介电层120位于ild19和ild17(并且也可称为imd)上。导电线21可嵌入在介电层100中，并分别通过导电接触件18和20与源极/漏极区域14和栅极电极12电连接。导电通孔22位于介电层110中，并在导电线21和上边的导电线101c之间提供电连接。
41.在一些实施例中，存储器器件280包括位于介电层110的顶面并嵌入在介电层108、介电层110和介电层120中的存储器单元mc。介电层100也可以被称为基底介电层或缓冲介电层，其配置为在其上形成存储器器件。在一些实施例中，存储器单元mc包括晶体管106和与晶体管106电连接的数据存储结构118。晶体管106包括沟道层102、栅极介电层103、栅极104和源极/漏极101a。在一些实施例中，晶体管106也可称为薄膜晶体管(tft)。在一些实施例中，沟道层102包括金属氧化物、氧化物半导体或其组合。沟道层102的材料可以是或包括无定形铟镓锌氧化物(igzo)、铟锌氧化物(izo)、铟镓氧化物、其他适用材料或其组合。
42.栅极介电层103可包括二氧化硅(sio2)、氧化铝(al2o3)、氧化硅、氮化硅、氧化氮化硅、高k介电材料或类似材料、或其组合。高k介电材料可以具有例如大于约4，或大于约7或10的介电常数。在一些实施例中，高k介电材料包括zro2、gd2o3、hfo2、batio3、al2o3、lao2、tio2、ta2o5、y2o3、sto、bto、bazro、hfzro、hflao、hftao、hftio或其它适用的绝缘材料、或其组合。栅极介电层103的材料可以与栅极介电层11的材料相同或不同。
43.栅极104可包括钼(mo)、金(au)、钛(ti)或其他适用的金属材料、或其组合。源极/漏极101a可以包括导电材料，例如金属、金属合金或其组合。例如，源极/漏极101的导电材料可以包括铜、钼(mo)、金(au)、钛(ti)或其他适用的金属材料、或其组合。在一些实施例中，源极/漏极101a可以不含半导体材料。
44.在一些实施例中，沟道层102和源极/漏极101a位于介电层100的顶面上并与之物理接触。沟道层102和源极/漏极101a的底面可以与介电层108的底面基本共面。在一些实施例中，沟道层102覆盖源极/漏极101a的顶面以及源极/漏极101a的面对的侧壁。在此，源极/漏极101a的“面对的侧壁”指的是源极/漏极101a的相互面对的侧壁。换句话说，沟道层102包括第一部分和第二部分。沟道层102的第一部分位于源极/漏极101a的面对的侧壁之间并与之接触，而沟道层102的第二部分位于其第一部分上并覆盖源极/漏极101a的顶面的部分。换句话说，源极/漏极101a的相互面对的角部被沟道层102覆盖。应当理解的是，源极/漏极101a中的一个作为晶体管106的源极，而源极/漏极101a中的另一个作为晶体管106的漏极。例如，源极/漏极101a中左边的一个作为源极，而源极/漏极101a中右边的一个作为漏极，或者反之。
45.栅极介电层103夹在沟道层102和栅极104之间，以隔开沟道层102和栅极104。在一些实施例中，栅极104、栅极介电层103和沟道层102的侧壁基本上相互对准。换句话说，栅极104和栅极介电层103可以与源/沟道101a的部分重叠。
46.导电通孔109a和109b分别落在源极/漏极101a和栅极104上并与之电连接。在一些实施例中，导电通孔109a也可称为源极/漏极接触件，并且导电通孔109b也可称为栅极接触件。在一些实施例中，晶体管106以及存储器单元mc的导电通孔109a和109b被嵌入到介电层108中。
47.介电层110位于介电层108上，数据存储结构118可以嵌入介电层110中并通过导电通孔109b与晶体管106的栅极104电连接。数据存储结构118可以是或包括电容器，例如铁电电容器。例如，数据存储结构118可以包括第一电极112、存储层114和第二电极116。第一电极112和第二电极116的材料可以分别是或包括铝(al)、钛(ti)、铜(cu)、钨(w)、铂(pt)、钯(pd)、锇(os)、钌(ru)、钽(ta)或其合金、氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化钼(mon)、tasin、tisin、wsin、硅化钨、硅化钛、硅化钴、硅化锆、硅化铂、硅化钼、硅化铜、硅化镍、氧化铟锡(ito)、氧化铱(iro2)、氧化铼(reo2)、三氧化二铼(reo3)或其组合。
48.在一些实施例中，存储层114可以包括铁电材料，并且也可以被称为铁电层。铁电材料在施加的电场和存储的电荷之间具有非线性关系。具体来说，铁电特性具有滞环的形式。在铁电材料的晶体结构中形成半永久性的电偶极。当外部电场施加在铁电材料上时，由于晶体结构中原子位置的微小变化和电子电荷分布的变化，偶极子趋向于与电场方向一致。当外部电场消除后，铁电材料的偶极子保持其极化状态。
49.铁电材料可以包括掺杂了zr、si、la、氧化锆铪(hzo)等掺杂剂的氧化铪(hfo
x
)、alscn、zro
x
、zro
x
pb3ge5o
11
(pgo)、锆钛酸铅(pzt)、srbi2ta2o9(sbt或sbto)、srb4o7(sbo)、srabibtacnbdo
x
(sbtn)。srtio3(sto)、batio3(bto)、(bi
x
la
y
)ti3o
12
(blt)、lanio3(lno)、ymno3、zro2、硅酸锆、zralsio、氧化铪(hfo2)、硅酸铪、hfalo、laalo、氧化镧、ta2o5和/或其它合适的铁电材料、或其组合。然而，本公开不限于此。在其他实施例中，存储层114可包括介电材料，例如氧化硅、氮化硅、氧化氮化硅、氧化物
‑
氮化物
‑
氧化物(ono)结构、氧化铝或类似材料。
50.在一些实施例中，第一电极112通过导电通孔109b与晶体管106的栅极104电连接。在一些实施例中，第一电极112环绕存储层114和第二电极116的侧壁和底面。第一电极112可以是u形的。存储层114夹在第一电极112和第二电极116之间并将其隔开。存储层114也可以是u形的，并且环绕第二电极116的侧壁和底面。
51.在一些实施例中，导电通孔122a穿透介电层120和110以电连接至导电通孔109a，并进一步通过导电通孔109a连接至晶体管106的源极/漏极101a。在一些实施例中，导电通孔122b位于介电层120中，并与数据存储结构118的第二电极116电连接。导电线124a位于介电层120上，并通过导电通孔122a和109a电连接至晶体管106的源极/漏极101a。导电线124b位于介电层120上，并通过导电通孔122b与数据存储结构118的第二电极116电连接。
52.在一些实施例中，在存储单元mc的操作过程中，利用第一电极112和第二电极116对铁电层114进行极化，以便在铁电层114中写入数据(例如“0”或“1”)。例如，铁电层114被第一电极112和第二电极116之间产生的电场极化。铁电层114的极化状态可能影响晶体管106的阈值电压vt。在一些实施例中，当铁电层114被极化时，晶体管106根据铁电层114的极
化状态(对应于写入数据“0”或“1”)被设置为on或off状态。相应地，可根据晶体管106的漏极电流读取写入数据“0”或“1”。
53.在一些实施例中，连接至晶体管15的互连线(例如，导电通孔109c、导电通孔122c和导电线101c、导电线124c)也可以形成在介电层108、介电层介电层110、介电层112中并位于存储器单元mc旁边，并且一些互连线可以与存储器单元mc的导电部件同时形成。例如，导电线101c和导电通孔109c可以嵌入介电层108中，并通过导电通孔22与导电线21电连接。在一些实施例中，导电线101c与源极/漏极101a同时形成/限定，并且导电通孔109c可以与导电通孔109a同时形成/限定。在一些实施例中，导电线101c的顶面和底面可以分别与源极/漏极孔101a的顶面和底面基本共面。导电通孔109a、导电通孔109b和导电通孔109c的顶面可以与介电层108的顶面基本共面。
54.导电通孔122c可形成在介电层110和120上，并与导电通孔109c电连接。导电线124c形成在介电层120上并与导电通孔122c电连接。在一些实施例中，导电通孔122c可以与导电通孔122a同时形成，并且导电线124c可以与导电线124a和124b同时形成。
55.仍参照图1，在一些实施例中，晶体管15和互连结构50的一些互连线可以形成逻辑电路。存储器单元mc可以嵌入到互连结构50的imd中，并通过包括在互连结构50中的互连线与包括晶体管15的逻辑电路电耦合。虽然存储器器件被示出形成在紧靠介电层19的介电层100上，但这仅仅是为了说明，而且公开的内容不限于此。根据产品设计和要求，存储器器件可以嵌入到第一ild17上的互连结构50的任何介电层中。
56.图2a至图2j是示出根据本公开的一些实施例的半导体结构500a的存储器器件的形成方法的截面图。为了简洁起见，图2a至图2j中未示出介电层100的基础元件(例如衬底10、晶体管15、接触件18和接触件20)和连接至晶体管15的互连布线(例如导电线21、导电线101c、导电线124c和导电通孔22、导电通孔109c、导电通孔122c)。
57.参照图1和图2a，在一些实施例中，提供了衬底10，通过各种合适的技术如沉积、包括光刻、蚀刻和/或类似的图案化，在衬底10上形成包括栅极介电层11、栅极电极12和间隔件13的栅极结构。源极/漏极区域14通过掺杂工艺、外延工艺或其组合在衬底10中和栅极堆叠件的侧面形成。蚀刻停止层16和介电层17形成在衬底10上和栅极堆叠件的旁边。在一些实施例中，蚀刻停止层16和介电层17可以通过在衬底10上形成蚀刻停止材料层和介电材料层来形成，以通过合适的沉积工艺，例如化学气相沉积(cvd)来覆盖栅极堆叠件的侧壁和顶面，此后，执行平坦化工艺，例如化学机械抛光(cmp)，以去除栅极电极12的顶面上的蚀刻停止材料层和介电材料层的多余部分。在一些替代实施例中，栅极电极12是在形成蚀刻停止材料层16和介电材料层17之后形成的，并且栅极电极12的形成可以包括栅极替换工艺。
58.此后，在介电层17和栅极堆叠件上形成介电层19。在一些实施例中，介电层17和介电层19以及蚀刻停止层16被图案化以通过图案化工艺在其中形成接触孔，例如，包括光刻和蚀刻工艺，接触孔暴露了源极/漏极区和栅极电极12的部分。此后，在介电层19上形成导电材料以填充接触孔。进行诸如cmp的平坦化工艺，以去除导电材料在介电层19的顶面上的多余部分，并且在接触孔中残留的导电材料构成导电接触件18和导电接触件20。此后，通过合适的沉积工艺，如cvd、物理气相沉积(pvd)或类似工艺、或其组合，在介电层19上形成导电线21，以连接至导电接触件18和导电接触件20，然后进行图案化工艺，如包括光刻和蚀刻工艺。需要说明的是，上述用于形成晶体管15、ild和导电接触件的工艺仅仅是为了说明，而
公开的内容不限于此。还可以应用其它合适的工艺。
59.仍参照图1和图2a，在介电层19上形成介电层100。介电层100可以是单层结构，也可以是多层结构。介电层100可以通过cvd、pecvd、fcvd、旋涂或类似方式或其组合形成。在介电层100中形成导电通孔22(图2a中未示出)以连接至导电线21。导电通孔22的形成方法可以与导电接触件20的形成方法类似。
60.参照图2a，在介电层100上形成导电材料层101。导电材料层101可以包括金属、金属合金或其组合。例如，导电材料层101可以包括铜、钼(mo)、金(au)、钛(ti)或其它适用的金属材料、或其组合。导电材料层101可以通过合适的沉积工艺，如cvd、pvd或类似的工艺；或电镀工艺，如无电解电镀或电镀工艺；或其组合形成。
61.参照图2a和图2b，对导电材料层101进行图案化以形成源极/漏极101a。图案化方法可以包括光刻和蚀刻工艺。例如，可在导电材料层101上形成图案化的掩模层pr。图案化掩模层pr可以包括通过旋涂和光刻机形成的图案化光刻胶。在一些实施例中，图案化掩模层pr具有用于限定源极/漏极101a和/或导电线101c(图1)的图案。在一些实施例中，图案化掩模层pr具有暴露导电材料层101的部分的开口op。然后，使用图案化掩模层pr作为蚀刻掩模，进行蚀刻工艺，以便去除由图案化掩模层pr暴露的导电材料层101的部分。此后，通过灰化或剥离等工艺去除图案化掩模层pr。在图案化工艺之后，保持的导电材料层101的至少部分形成源极/漏极101a。在一些实施例中，源极/漏极101a也可以被称为源极/漏极电极。
62.在一些实施例中，图1中的导电线101c也是由导电材料101形成的，并且导电线101c和源极/漏极101a可以同时由导电材料层101的图案化形成。例如，在对导电材料101进行蚀刻后，残留的导电材料层101的部分形成源极/漏极101a，而残留的导电材料层101的其他部分形成导电线101c。换句话说，导电线101c和源极/漏极101a可以由相同的导电材料层101形成，并且可以同时形成。然而，本公开不限于此。
63.参照图2c，沟道材料层102’、介电层103’和导电层104’依次形成在介电层100上，以覆盖源极/漏极101a/101b。在一些实施例中，沟道材料层102’、介电层103’可以通过cvd或其它合适的沉积工艺形成。导电层104’可以通过合适的沉积工艺如cvd、pvd或类似工艺、电镀工艺如电镀、无电镀或其组合形成。在一些实施例中，导电层104’可以是单金属层。在一些替代实施例中，导电层104’可以包括多个金属层。
64.参照图2c和图2d，导电层104’、介电层103’和沟道材料层102’被图案化以形成沟道层102、栅极介电层103和栅极(或称为栅极电极)104。图案化方法可以包括光刻和蚀刻工艺。例如，在导电层104’上形成图案化的掩模层(如图案化的光刻胶)，该图案化的掩模层具有暴露底层102
’‑
104’的部分的开口。此后，利用图案化掩模层作为蚀刻掩模进行蚀刻加工，以去除导电层104’、介电层103’和沟道材料层102’的部分，由此形成栅极104、栅极介电层103和沟道层102。之后，通过灰化或剥离工艺去除图案化的掩膜层。因此，栅极104、栅极介电层103、沟道层102和源极/漏极101a构成晶体管106。晶体管106也可称为薄膜晶体管。
65.参考图2e，在介电层100上形成介电层108以覆盖晶体管106。介电层108的材料和形成方法可以选自介电层100的相同候选材料和形成方法。在一些实施例中，介电层108是通过沉积工艺然后是平坦化工艺【例如，化学机械抛光(cmp)】形成的。在一些实施例中，介电层108可以是形成为具有高于栅极104的顶面的单层。在一些替代的实施例中，介电层108可以包括一个以上的层。例如，介电层108可以包括横向地位于晶体管106旁边的第一层，并
且具有与栅极104的顶面基本上共面的顶面；以及位于第一层和晶体管106上的第二层。
66.参照图2f，在介电层108中形成源极/漏极接触件109a和栅接触件109b，以分别电连接至晶体管106的源极/漏极101a和栅极104。源极/漏极接触件109a穿透介电层108并落在源极/漏极101a上。栅极接触件109b穿透介电层108并落在栅极104上。源极/漏极接触件109a和栅极接触件109b的顶面可以与介电层108的顶面基本共面。在一些实施例中，接触件109a和109b各自包括阻挡层(未示出)和阻挡层上的导电层(未示出)。阻挡层可以包围导电层的侧壁和/或底面。阻挡层可以包括钛、钽、氮化钛、氮化钽、氮化锰或其组合。导电层可以包括金属，例如钨(w)、铜(cu)、ru、ir、ni、os、rh、al、mo、co、其合金、其组合或任何具有合适电阻和间隙填充能力的金属材料。
67.在一些实施例中，源极/漏极接触件109a和栅极接触件109b是分开形成的。例如，在形成介电层108之后，在介电层108上形成第一图案化掩模(未示出)。第一图案化掩模具有直接覆盖源极/漏极101a的开口，用于限定源极/漏极接触件109a的接触孔。使用第一图案化掩模作为蚀刻掩模来执行蚀刻工艺，以去除由第一图案化掩模暴露的介电层108的部分，从而形成源极/漏极接触件109a的接触孔。此后，在介电层108上形成导电材料层(例如，阻隔材料层和导电材料层)并填充在接触孔中。然后进行平坦化工艺，以去除接触孔外的导电材料层的多余部分。在接触孔中剩余的接触材料形成源极/漏极接触109a。在某些情况下，在形成源极/漏极接触件109a期间，导电通孔109c(图1)同时在介电层108中形成并落在导电线101c上。在形成源极/漏极接触件109a和/或导电通孔109c之后，通过灰化或剥离工艺去除第一图案化掩模，并且通过类似于源极/漏极接触件109a的方法形成栅极接触件109b。例如，在介电层108上形成第二图案化掩模。第二图案化掩模具有直接覆盖栅极104的开口，用于限定栅极接触件的接触孔。执行蚀刻工艺以去除由第二图案化掩模暴露的介电层108的部分，从而形成栅极接触孔。此后，在栅极接触孔内通过类似于就源极/漏极接触109a所描述的那些工艺形成栅极接触109b。
68.参考图2g，然后在介电层108上形成介电层110。介电层110的材料和形成方法可以选择与介电层108相同的候选材料和形成方法，这里不再描述。
69.参照图2h，介电层110被图案化以形成开口，例如沟槽tc。在一些实施例中，沟槽tc直接在晶体管106上，并且可以暴露栅极接触件109b的顶面和介电层108的部分顶面。介电层110可以通过光刻和蚀刻工艺进行图案化。例如，在介电层110上形成图案化的掩模层(未示出)。该图案化掩模层具有用于限定沟槽tc的开口。执行蚀刻工艺以去除由图案化掩模层暴露的介电层110的部分。换句话说，图案化掩模层的开口被转移到介电层110中。此后，通过灰化或剥离工艺去除图案化掩模层。
70.参照图2h和图2i，数据存储结构118形成在介电层110的沟槽tc中，并与晶体管106电连接。在一些实施例中，数据存储结构118包括第一电极112、存储层114和第二电极116。第一电极112也可被称为下电极或底电极，第二电极116也可被称为上电极或顶电极。
71.在一些实施例中，数据存储结构118的形成包括以下过程：在介电层110中形成沟槽tc后，依次在介电层110上形成第一电极材料、存储材料如铁电材料和第二电极材料，并通过例如cvd、pvd、原子层沉积(ald)等合适的沉积工艺或其组合来填充沟槽tc。此后，执行平坦化工艺(例如，cmp)以去除介电层110顶面上的第一电极材料、铁电材料和第二电极材料的多余部分，并且留在沟槽tc中的第一和第二电极材料和铁电材料构成数据存储结构
118。在一些实施例中，第一电极112、数据存储层114和第二电极116的顶面与介电层110的顶面基本共面。
72.参照图2j，然后在介电层110和数据存储结构118上形成介电层120。在介电层120和介电层110中形成导电通孔122a，以电连接至源极/漏极接触件109a。在介电层120中形成导电通孔112b，以电连接至数据存储结构118的第二电极116。导电通孔122a和导电通孔122b的材料和形成方法类似于就接触件109a和接触件109b所描述的那些。在一些实施例中，在导电通孔122a的形成过程中，导电通孔122c(图1)同时在介电层120和介电层110中形成，以电连接至导电通孔109c。在一些实施例中，导电通孔122a、导电通孔122b、导电通孔112c的顶面与介电层120的顶面基本共面。
73.此后，在介电层120上形成导电线124a和导电线124c，以分别电连接至导电通孔122a和导电通孔122c。在一些实施例中，在导电线124a和导电线124c的形成过程中，导电线124b(图1)同时形成在介电层120上，以电连接至导电通孔122c。在一些实施例中，导电线124a
‑
导电线124c是通过通过合适的沉积工艺(例如，cvd、pvd)在介电层120上形成导电材料层，随后执行图案化工艺以图案化导电材料层而形成的。
74.在一些实施例中，在形成导电线124a
‑
导电线124c之后，在介电层120和导电线124a
‑
导电线124b上进一步形成一个或多个介电层和导电部件，包括导电通孔和/或导电线(未示出)。
75.图3a是示出根据本公开的一些其它实施例的半导体结构的截面图。图3b是图3a的放大图，示出了半导体结构的数据存储结构。
76.参照图3a，示出了一种半导体结构500b，该半导体结构500b与半导体结构500a相似，只是该半导体结构500b的数据存储结构具有不同的配置。在一些实施例中，图3a中的数据存储结构118的形状与图1中所述的不同。
77.参考图3a和图3b，数据存储结构118包括第一电极112、第二电极116和夹在其间的存储层114。在一些实施例中，第一电极112包括基底部分112a和基底部分112a上的多个突出部分112b。基底部分112a未被突出部分112b覆盖的部分也可称为第一电极112的凹陷部分。基底部分112a位于介电层108上并与介电层108接触，并且与栅极接触件109b电连接。在一些实施例中，基底部分112a的宽度基本上等于沟槽tc的宽度，基底部分112a的侧壁与介电层110物理接触。突出部分112b垂直地从基底部分112a的顶面突出，并且彼此横向隔开和/或与介电层110横向隔开。相邻的突出部分112b之间和/或突出部分112b与介电层110之间存在间隙。
78.在一些实施例中，基底部分112的侧壁可以从多个突出部分112b中最接近介电层110的最外层突出部分112b的侧壁横向移出(例如，从突出部分112b突出)。
79.在一些实施例中，基底部分112a和突出部分112b之间不存在可见的接口。在另一些实施例中，基底部分112a和突出部分112b之间存在接口。需要说明的是，图中所示的突出部分112b的数量仅仅是为了说明，而公开的内容并不限于此。第一电极112可以包括位于基底部分112a上的任何合适数量的突出部分112b。
80.存储层114部分填充相邻突出部分112b之间的间隙以及突出部分112b和介电层110之间的间隙。在一些实施例中，存储层114是共形层，共形地覆盖第一电极112的表面和限定沟槽tc的介电层110的侧壁。在此，“共形层”指的是具有沿其上形成的区域延伸的大致
相等厚度的层。存储层114覆盖基底部分112a的未被突出部分112b、侧壁和突出部分112b的顶面以及介电层110的侧壁的部分。在一些实施例中，存储层114的最外表面(侧壁)基本上与基底部分112a的侧壁对齐并与介电层110物理接触。
81.第二电极116位于存储层114上并覆盖该存储层114，填充未被第一电极112和存储层114填充的沟槽tc的剩余空间。第二电极116与第一电极112之间由存储层114隔开。在一些实施例中，第二电极116与具有覆盖在其上的存储层114的第一电极112接合。例如，第二电极116的部分填充到突出部分112b和介电层110之间的间隙中，第二电极116的部分填充到相邻的突出部分112b之间的间隙中，第二电极116的其他部分覆盖存储层114和第一电极112，并被存储层114横向包围。在本实施例中，第二电极116与介电层110由存储层114隔开。在一些实施例中，存储层114的顶面和第二电极116的顶面可以与介电层110的顶面基本共面。第一电极112的顶面(例如，最顶面)被存储层114和第二电极116覆盖，并且低于介电层110的顶面。
82.在本实施例中，存储层114的部分位于第一电极112的基底部分112a上，并且横向夹在第二电极116和介电层110之间。换句话说，与第二电极116物理接触的存储层116的表面积可以大于与第一电极112物理接触的存储层116的表面积。存储层116在介电层108的顶面上的投影面积可以基本等于第一电极112在介电层108的顶面上的投影面积，并且可以大于第二电极116在介电层108的顶面上的投影面积。
83.图4a至图4d是示出根据本公开的一些实施例的图3a中的半导体结构的数据存储结构的形成方法的截面图。
84.参照图4a，在一些实施例中，在介电层110中形成沟槽tc后，形成第一电极材料层112”以填充沟槽tc。在一些实施例中，第一电极材料层112”被形成为其顶面低于介电层110的顶面。电极材料112’的形成可以包括以下过程：通过合适的沉积工艺如cvd，在介电层110上形成电极材料以填充沟槽tc，然后执行平坦化工艺如cmp，以去除沟槽tc外的电极材料的多余部分；在执行平坦化工艺后，电极材料可以基本填充沟槽tc，并且电极材料的顶面与介电层110的顶面基本共面。此后，进一步执行回蚀刻工艺，以去除沟槽tc中的部分电极材料，使得所得电极材料112”的顶面低于介电层110的顶面。回蚀刻工艺也可称为凹进工艺。
85.参照图4b，在介电层110和第一电极材料层112”上形成图案化掩模层107。图案化掩膜层107可以包括由光刻工艺形成的图案化光刻胶。图案化掩模层107具有多个开口107a，暴露出第一电极材料层112”的顶面的部分。开孔107a用于限定第一电极112的凹陷部分(图4c)。在一些实施例中，图案化掩模层107具有至少两个开口107a。应当理解的是，图4b中所示的开孔107a的数量仅仅是为了说明，并且公开的内容不限于此。
86.参照图4b和图4c，图案化掩模层107的开口107a所暴露的第一电极材料层112”的部分是凹陷的。例如，使用图案化掩模层107作为蚀刻掩模执行蚀刻工艺，以去除由开口107a暴露的第一电极材料层112”的部分。蚀刻工艺也可称为凹进工艺。因此，剩余的电极材料层112”形成第一电极112。在一些实施例中，电极材料层112”的凹陷部分和电极材料层112”在凹陷部分之间的部分形成第一电极112的基底部分112a，而第一电极材料层112”先前被图案化掩模层107覆盖并从基底部分112a突出的部分形成112的突出部分112b。
87.参照图4c和图4d，在形成第一电极112之后，通过灰化或剥离工艺去除图案化掩模层107。此后，在介电层110的沟槽tc内的第一电极112上形成存储层114和第二电极116。在
一些实施例中，存储层114和第二电极116可以通过以下方法形成。在第一电极112上形成存储材料层和第二电极材料层。在一些实施例中，存储材料层和第二电极材料层过盈填充沟槽tc并延伸到介电层110的顶面。存储材料层可以沿着第一电极112的表面、沟槽tc的侧壁和介电层110的顶面共形地延伸。第二电极材料层形成在存储材料层上，并填充沟槽中的未被第一电极和存储材料层填充的剩余空间。此后，进行平坦化工艺(例如，cmp)，以去除存储材料层和第二电极材料层在介电层110的顶面上的多余部分，将存储材料层和第二电极材料层留在沟槽tc内以形成存储层114和第二电极116。
88.图5a是示出根据本公开的一些其他实施例的半导体结构的截面图。图5b是示出图5a中的半导体结构的数据存储结构的放大图。
89.参照图5a，示出了一种半导体结构500c，该半导体结构500c与半导体结构500b相似，只是数据存储结构118稍有变化。在一些实施例中，半导体结构500c的数据存储结构118可以通过类似于图4a至图4d中所述的方法形成，只是改变了图案化掩模层107的开口107a的位置，例如，直接在电极材料112”(图4b)上的图案化掩模层107的图案被颠倒，从而交换了第一电极112的结果凹陷部分和突出部分的位置。
90.参照图5a和图5b，在一些实施例中，第一电极112的基底部分112a和突出部分112b都与介电层110接触，与介电层110接触的突出部分112b的侧壁可以与基底部分112a的侧壁基本对齐。在本实施例中，存储层114的部分位于第一电极112的突出部分112b上，并横向夹在第二电极116和介电层110之间。半导体结构500c的数据存储结构118的其他结构部件与就图3a和图3b所述的半导体结构500b的结构部件类似，在此不再赘述。
91.图6a是示出根据公开的一些其它实施例的半导体结构500d的截面图，图6b是示出图6a中的半导体结构的数据存储结构的放大图。
92.参照图6a和图6b，半导体结构500d与半导体结构500b/500c相似，只是数据存储结构118具有不同的结构。在一些实施例中，第一电极112的基底部分112a的宽度小于沟槽tc的宽度，并且基底部分112a的侧壁与介电层110横向隔开开。第一电极112的突出部分112b从基底部分112a的顶面垂直突出，并且相互之间横向隔开，与介电层110横向隔开。相邻的突出部分112b之间、以及基底部分112a和第一电极112的突出部分112b与介电层110之间存在间隙。在一些实施例中，最外侧的突出部分112b，即基底部分112a的边缘上的突出部分112b可以具有与基底部分112a的侧壁基本对齐的侧壁。然而，本公开不限于此。
93.在一些实施例中，存储层114覆盖基底部分112a的侧壁和基底部分112a的未被突出部分112b覆盖的部分顶面、第一电极112的突出部分112b的侧壁和顶面。在一些实施例中，存储层114的最底面与第一电极112的基底部分112a的底面基本共面，并与介电层108的顶面物理接触。存储层114部分地填充第一电极112的突出部分112b之间的间隙和第一电极112与介电层110之间的间隙。
94.在一些实施例中，第二电极116与具有覆盖在其上的存储层114的第一电极112接合。例如，第二电极116的部分位于第一电极112的最外侧壁外，并且位于存储层114和介电层110之间，第二电极116的部分覆盖存储层114和第一电极112的顶面，第二电极116的其他部分填充在突出部分112b之间的间隙中。在本实施例中，存储层114与介电层110由第二电极116隔开。
95.在一些实施例中，第二电极116的最底面、存储层114的最底面和第一电极112的最
底面与介电层110的底面基本共面，并与介电层108的顶面接触。第二电极116的侧壁与介电层110接触。第二电极116的顶面可以与介电层110的顶面基本共面。在本实施例中，第一电极112和存储层114的顶面被第二电极116覆盖且低于介电层110的顶面。
96.在一些实施例中，通过使用图3a、图5a、图6a中所示的半导体结构500b
‑
半导体结构500d的存储结构118，增加了第一电极112和第二电极116之间的耦合面积，从而增加了存储结构118的电容。
97.图7是示出根据本公开的一些其它实施例的半导体结构的截面图。
98.参考图7，示出了半导体结构500e。在一些实施例中，半导体结构500e的存储器器件280包括嵌入在互连结构50中的多个存储器单元。例如，两层存储器单元被堆叠并嵌入到互连结构50中。在一些实施例中，存储器器件的第一层tr1位于衬底10上的晶体管15上，并且存储器器件的第二层tr2堆叠在存储器器件的第一层tr1上。
99.需要说明的是，存储器器件的第二层tr2中的一些元件可以用第一层tr1中的相同数字表示，加上数字100。例如，第一层tr1中的晶体管用106表示，而第二层tr2中的晶体管用206表示；第一层tr1中的数据存储结构用118表示，而第二层tr2中的数据存储结构用218表示，等等。因此，在参考图1至图2f的讨论中，可以通过参考第一层tr1中具有相应标记数字的部件来找到第二层tr2中的部件的特性、材料和形成方法。此外，虽然图中所示的每层存储器器件包括一个存储器单元，但公开的内容不限于此。根据产品设计和要求，可以在每层存储器器件中包括任何合适数量的存储器单元。
100.在一些实施例中，存储器器件的第一层tr1的形成还包括形成横向地位于导电线124a
‑
导电线124c旁边的介电层130。介电层130的顶面可以与导电线124a
‑
124c的顶面基本共面。此后，在介电层130和导电线124a
‑
124c上形成介电层200，可在介电层220中形成导电通孔23，以电连接至导电线124c。介电层200也可称为基底介电层或缓冲介电层，在其上要形成存储器结构。
101.在一些替代实施例中，不形成介电层130和介电层200，可以在介电层120上形成单介电层，以覆盖导电线124a
‑
导电线124c的顶面和侧壁。导电通孔23可形成在单介电层中并落在导电线124c上。
102.在一些实施例中，重复形成存储器器件的第一层tr1的过程以形成存储器器件的第二层tr2。虽然在图中示出了两层存储器器件，但公开的内容不限于此。形成存储器器件的过程可以重复任何合适的次数，以便根据产品设计和要求，形成任何合适的相互堆叠的存储器器件层。
103.在一些实施例中，类似于存储器器件的第一层tr1，存储器器件的第二层tr2包括晶体管226、数据存储结构218、接触件209a、209b、导电通孔222a、222b、以及形成在介电层208、210和220中/上的导电线224a
‑
导电线224b。晶体管226包括栅极204、栅极介电层203、沟道层202和源极/漏极电201a。数据存储结构218与晶体管206电连接。在一些实施例中，数据存储结构218包括第一电极212、存储层214和第二电极216。第一电极212通过栅极接触件209b与晶体管206的栅极204电连接。导电线224a通过导电通孔222a和源极/漏极接触件209a电连接至晶体管206的源极/漏极电201a。导电线224b通过导电通孔222b与数据存储结构218的第二电极216电连接。
104.在一些实施例中，还形成位于介电层208、210、220中以及位于存储器单元mc2旁边
的电连接至晶体管15的多个导电通孔和/或导电线。例如，导电线224c通过嵌入在介电层208、210、220中的导电通孔222c和209c以及嵌入在介电层200中的导电通孔23与导电线124c电连接，并进一步通过底层导电通孔和/或导电线与晶体管15电连接。
105.要说明的是，图3b、图5b、图6b所示的数据存储结构118也可以应用于半导体结构500e的存储器器件的第一层tr1和/或第二层tr2中。
106.图8a示出了根据本公开的一些其它实施例的半导体结构500f。图8b是示出图8a中存储器单元的数据存储结构的放大图。半导体结构500f与半导体结构500a相似，只是在同一层中包括多个存储器单元，数据存储结构可以具有不同的结构。
107.参照图8a和图8b，在一些实施例中，多个存储器单元可以作为并排放置在同一层中。例如，两个存储器单元mc1和mc1’并排放置并嵌入介电层108、110和120中。需要指出的是，图8中所示的同一层中的存储器单元的数量仅仅是为了说明，而本公开并不限于此。半导体结构可以包括位于同一层中的任何合适数量的存储器单元。
108.在一些实施例中，存储器单元mc1具有类似于图1中所述的结构，只是数据存储结构118具有不同的结构。数据存储结构118包括第一电极112、第二电极116和夹在第一电极112和第二电极116之间的存储层114。在一些实施例中，第一电极112和存储层114在截面图上为l型，第二电极116在截面图上可以是方形、矩形等。
109.例如，第一电极112包含第一部分p1和第二部分p2。第一部分p1沿水平方向延伸，也可称为水平部分。第二部分p2在垂直方向上延伸，并且也可称为垂直部分。第一部分p1和/或第二部分p2位于介电层108上，并与栅极接触件109b连接。第二部分p2穿透介电层110并且具有与介电层110的厚度基本相同的高度。第二部分p2的顶面被介电层120覆盖并与之接触。
110.存储层114位于第一部分p1上，并在横向上位于第一电极112的第二部分p2旁边。在一些实施例中，存储层114包括第一部分114a和第二部分114b。第一部分114a位于第一电极112的第一部分p1上，沿水平方向延伸，也可称为水平部分。第二部分114b侧向旁侧并与第一电极112的第二部分p2物理接触，在垂直方向上延伸，也可称为垂直部分。
111.第二电极116位于存储层114的第一部分114a上，并且横向地位于存储层114的第二部分114b旁边。换句话说，存储层114的第一部分114a垂直地夹在第一电极112的第一部分p1和第二电极116之间并与之物理接触，而存储层114的第二部分114b横向地夹在第一电极112的第二部分p2和第二电极116之间并与之物理接触。
112.在一些实施例中，数据存储结构118包括彼此相对的第一侧壁s1和第二侧壁s2。第一侧壁s1是第一电极112的第二部分p2的侧壁，而存储层114和第二电极116不暴露在数据存储结构118的第一侧壁s1处。第二侧壁s2包括第二电极116的侧壁、存储层114的第一部分114a的侧壁和第一电极112的第一部分p1的侧壁，这些侧壁可以彼此基本对齐。换句话说，数据存储结构118的第一侧壁s1是同质的，而数据存储结构118的第二侧壁s2是异质的。
113.仍参照图8a和图8b，在一些实施例中，存储器单元mc1’包括类似于存储器单元mc1的结构。例如，存储器单元mc1’包括晶体管106’和连接至晶体管106’的数据存储结构118’。晶体管106’包括沟道层102’、栅极介电层103’、栅极104’和源极/漏极101a’。数据存储结构118’包括第一电极112’、存储层114’和第二电极116’。第一电极112’通过位于其间的栅极接触件109b’与晶体管116’的栅极104’电连接。导电线124a’通过导电通孔122a’和接触件
109a’电连接至源极/漏极101a’。导电线124b’通过导电通孔122b’与数据存储结构118’的第二电极116’电连接。
114.在一些实施例中，数据存储结构118’与数据存储结构118相似。在一些实施例中，数据存储结构118和118’可以彼此对称。例如，第一电极112’和存储层114’可以是倒l形的，第二电极116’位于存储层114’和第一电极112’的水平部分上方，并横向靠边存储层114’和第一电极112’的垂直部分。
115.数据存储结构118’包括彼此相对的第一侧壁s1’和第二侧壁s2’。在一些实施例中，第一侧壁s1’是第一电极112’的侧壁，而第二电极116’和存储层114’不暴露在第一侧壁s1’处。第二侧壁s2’包括第二电极116’的侧壁、存储层114’的侧壁和第一电极112’的侧壁。换句话说，第一侧壁s1’是同质的，而第二侧壁s2’可以是异质的。
116.在一些实施例中，数据存储结构118’的第二侧壁s2’位于面对数据存储结构118的第二侧壁s2。介电层110可以包括位于数据存储结构118的第二侧壁s2和数据存储结构118’的第二侧壁s2’之间的额外部分110a。导电通孔122a和122a’穿透附加部分110a以分别与接触件109a和109a’电连接。导电通孔122a和122a’的部分嵌入附加部分110a中，并横向地嵌入数据存储结构118的侧壁s2和数据存储结构118’的侧壁s2’之间。
117.图9a至图9e是示出根据本公开的一些实施例的半导体结构500f的形成方法的截面图。
118.参考图9a，在形成介电层110之后，在介电层110中形成沟槽tc’。在一些实施例中，沟槽tc’暴露出晶体管106和106’的栅极接触件109b和109b’以及栅极接触件109b和109b’之间的源极/漏极接触件109a，以及介电层108的部分顶面。
119.参照图9b，在一些实施例中，在沟槽tc’中通过合适的沉积工艺，然后通过平坦化工艺形成包括第一电极材料层112p、存储材料层114p和第二电极材料层116p的存储堆叠结构118p，这与图2i中描述的类似。在一些实施例中，第一电极材料层112p、存储材料层114p和第二电极材料层116p的顶面与介电层110的顶面基本共面。
120.仍参照图9b，此后，在介电层110上形成图案化掩模层136，以覆盖直接覆盖栅极接触件109b和109b’的存储堆叠结构118p的部分。图案化掩模层136具有开口136a，暴露出第二电极材料层116p的顶面的部分。在一些实施例中，第一电极材料层112p和存储层114p的最顶面被图案化掩模层136覆盖而不暴露。
121.参照图9b和图9c，执行蚀刻工艺以去除由图案化掩模层136的开口136a暴露的存储堆叠结构118p的部分，将图案化掩模层136作为蚀刻掩模。在一些实施例中，可执行蚀刻工艺，直到介电层108的顶面暴露出来。通过蚀刻工艺，将图案化掩模层136的开口136a转移到存储堆叠结构118p中，并在存储堆叠结构118p中形成开口118o。在一些实施例中，开口118o暴露了介电层108的顶面的部分和栅极接触件109b和109b’之间的源极/漏极接触件109a/109a’的顶面。
122.因此，直接在栅极接触件109b上保持的存储堆叠结构形成包括第一电极112、存储层114和第二电极116的数据存储结构118，而直接在栅极接触件109b’上保持的存储堆叠结构形成包括第一电极112’、存储层114’和第二电极116’的数据存储结构118’。换句话说，存储堆叠结构118p被切割/图案化成两个横向相互间隔的数据存储结构118和118’。数据存储结构118和118’分别通过栅极接触件109b和109b’与晶体管106和106’的栅极104和104’电
连接。
123.参照图9d，在介电层108上和横向在数据存储结构118和118’之间形成附加的介电层110a，以便填充开口118o。附加介电层110a的材料可以与介电层110的材料相同或不同。附加的介电层110a也可以被称为介电层110的附加部分。在一些实施例中，附加介电层110a可以通过以下过程形成。通过合适的沉积工艺如cvd，在介电层108上形成介电材料以填充开口118o。在一些实施例中，介电材料可过度填充开口118o，并覆盖数据存储结构118和118’以及介电层110的顶面。此后，执行平坦化工艺(例如，cmp)以去除开口118o外的介电材料的多余部分，从而使数据存储结构118和数据存储结构118’的顶面暴露。在一些实施例中，附加介电层110a的顶面与数据存储结构118和118’的顶面以及介电层110的顶面基本共面。
124.参照图9e，此后，执行类似于图2j中所述的工艺，在介电层110上形成介电层120，导电通孔122a、导电通孔122a’和导电通孔122c分别形成穿透介电层120和介电层110并连接至接触件109a、接触件109a’和导电通孔109c。在介电层120中形成导电通孔122b和导电通孔122b’，以连接至118和数据存储结构118’的第二电极116和第二电极116’。在介电层120上形成导电线124a、导电线124a’、导电线124b、导电线124b和导电线124c，以连接至其底层的相应导电通孔。
125.图10是示出根据本公开的一些其他实施例的半导体结构500g的截面图。该半导体结构500g与半导体结构500f相似，只是该半导体结构500g包括一层以上的存储器器件。
126.在一些实施例中，半导体结构500g包括第一层存储器器件tr1和堆叠在第一层存储器器件tr1上的第二层存储器器件tr2。应当理解的是，图10中所示的存储器器件的层数(两层)仅仅是为了说明，而公开的内容不限于此。在本公开中，半导体结构可以包括任何合适数量的层数的存储器器件相互堆叠并嵌入到互连结构中。
127.存储器器件的第二层tr2中的一些元件可以用第一层tr1中的类似数字表示，以及数字100。例如，第一层tr1中的晶体管用106和106’表示，而第二层tr2中的晶体管用206和206’表示；第一层tr1中的数据存储结构用118表示，而第二层tr2中的数据存储结构用218表示，等等。因此，在参考图9的讨论中，可以通过参考第一层tr1中具有相应标记数字的部件来找到第二层tr2中组件的特性、材料和形成方法。
128.例如，第二层tr2可以包括堆叠在存储器单元mc1和mc1’上的存储器单元mc2和mc2’。存储器单元mc2和mc2’以并排的方式放置并嵌入到介电层208、210和220中。在一些实施例中，存储器单元mc2和mc2’可以直接堆叠在存储器单元mc1和mc1’上，并且存储器单元mc2和mc2’可以分别与存储器单元mc1和mc1’在垂直于衬底10的顶面的方向上重叠。然而，本公开不限于此。在一些实施例中，第二层tr2中的存储器单元可以与第一层tr1中的存储器单元交错排列。存储器单元mc2和mc2’的结构以及横向撇开存储器单元mc2和mc2’的互连线的结构与第一层tr1中描述的结构类似，这里不再描述。
129.在本公开的实施例中，存储器器件被嵌入到互连结构中，并且包括集成有薄膜晶体管的数据存储结构。因此，可以降低半导体结构的足迹/尺寸。此外，存储器器件可在垂直方向上堆叠，以实现3d存储器器件，这可增加存储器密度。
130.根据本公开的一些实施例，一种半导体结构包括衬底、位于衬底上的互连结构和第一存储器单元。第一存储单元位于衬底上方并嵌入互连结构的介电层中。第一存储单元
包括第一晶体管和第一数据存储结构。第一晶体管位于第一基底介电层上并嵌入第一介电层中。第一数据存储结构嵌入在第二介电层中并与第一晶体管电连接。第一数据存储结构包括第一电极、第二电极和夹在第一电极和第二电极之间的存储层。
131.根据本公开的一些替代实施例，一种半导体结构包括衬底、互连结构和存储器器件。衬底具有部分嵌入其中的第一晶体管。互连结构位于衬底上。互连结构包括覆盖在第一晶体管上的介电层和嵌入在介电层中并与第一晶体管电连接的导电部件。存储器器件嵌入在互连结构的介电层中。该存储器器件包括第二晶体管和数据存储结构。第二晶体管位于基底介电层上并嵌入第一介电层中。数据存储结构嵌入在第二介电层中并与第二晶体管电连接。
132.根据公开的一些实施例，一种形成半导体结构的方法包括以下工艺。提供一种衬底。在该衬底上形成一互连结构。形成第一存储单元以嵌入到互连结构中。第一存储单元的形成包括通过以下过程形成第一晶体管。在基底介电层上形成导电层。该导电层被图案化以形成源极/漏极电极。在基底介电层上形成沟道层以部分覆盖源极/漏极电极。在沟道层上形成栅极介电层和栅极电极。第一存储单元的形成还包括在基底介电层上形成第一介电层以覆盖第一晶体管；在第一介电层上形成第二介电层；以及在第二介电层中形成第一数据存储结构并与第一晶体管电连接。
133.本技术的实施例提供一种半导体结构，包括：衬底；互连结构，位于所述衬底上方；以及第一存储单元，位于所述衬底上方并嵌入在所述互连结构的介电层中，其中所述第一存储单元包括：第一晶体管，位于第一基底介电层上并嵌入在第一介电层中；以及第一数据存储结构，嵌入在第二介电层中并电连接至所述第一晶体管，其中，所述第一数据存储结构包括第一电极、第二电极和夹在所述第一电极和所述第二电极之间的存储层。在一些实施例中，第一晶体管包括：垂直堆叠在所述第一基底介电层上的栅极电极、沟道层和栅极介电层；以及源极/漏极电极，位于所述栅极电极的两侧并部分地被所述沟道层覆盖，其中所述沟道层和所述源极/漏极电极的底面与所述第一基底介电层接触。在一些实施例中，第一数据存储结构的所述第一电极电连接至所述第一晶体管的栅极电极。在一些实施例中，存储层包括铁电材料。在一些实施例中，第一电极包括基底部分和从所述基底部分的顶面突出的多个突出部分，所述存储层的部分位于所述基底部分或多个突出部分的突出部分上，并横向夹在所述第二电极和所述第二介电层之间。在一些实施例中，第一电极与所述第二介电层横向隔开开，所述第二电极和所述存储层的部分横向地位于所述第一电极和所述第二介电层之间并与所述第一介电层接触。在一些实施例中，第一数据存储结构包括彼此相对的第一侧壁和第二侧壁，所述第一侧壁是同质的，而所述第二侧壁是异质的。在一些实施例中，还包括嵌入在所述互连结构中并在横向上位于所述第一存储单元旁边的第二存储单元，其中所述第二存储单元包括：第二晶体管，嵌入在所述第一介电层中并在横向上位于所述第一晶体管旁边；以及第二数据存储结构，嵌入在所述第二介电层中并电连接至所述第二晶体管。其中，所述第一数据存储结构和所述第二数据存储结构相互对称。在一些实施例中，还包括：第二基底介电层，位于所述第二介电层上；以及第二存储单元，嵌入在所述互连结构中并堆叠在所述第一存储单元上方，其中所述第二存储单元包括：第二晶体管，位于所述第二基底介电层上并嵌入在所述第三介电层中；以及第二数据存储结构，嵌入在第四介电层中并电连接至所述第二晶体管。
134.本技术的实施例提供一种半导体结构，包括：衬底，具有部分嵌入在其中的第一晶体管；互连结构，位于所述衬底上，其中，所述互连结构包括位于所述第一晶体管上方的介电层、以及嵌入在所述介电层中并电连接至所述第一晶体管的导电部件；以及存储器器件，嵌入在所述互连结构的所述介电层中，包括：第二晶体管，位于基底介电层上并嵌入在第一介电层中；以及数据存储结构，嵌入在所述第二介电层中并电连接至所述第二晶体管。在一些实施例中，导电部件包括嵌入在所述基底介电层、所述第一介电层和所述第二介电层中并横向地位于所述存储器器件旁边的导电线或导电通孔。在一些实施例中，第一晶体管包括位于所述衬底中的源极/漏极区域、位于所述衬底中并位于所述源极/漏极区域之间的沟道区域，以及位于所述沟道区域上方的栅极区域；所述第二晶体管包括位于所述基底介电层上的源极/漏极电极、位于所述源极/漏极电极之间并覆盖所述源极/漏极电极的沟道层、以及位于所述沟道层上的栅极电极；以及所述第一晶体管的所述源极/漏极区域包括半导体材料，所述第二晶体管的所述源极/漏极电极包括金属材料。在一些实施例中，导电部件包括嵌入在所述第一介电层中并横向地位于所述源极/漏极电极旁边的导电线，所述导电线和所述源极/漏极电极包括相同的材料，并且具有基本共面的顶面。在一些实施例中，基底介电层位于所述层间介电层上方，所述层间介电层位于所述衬底上并横向地位于所述第一晶体管旁边。在一些实施例中，数据存储结构是连接至第二晶体管的栅极电极的铁电电容器。
135.本技术的实施例还提供一种形成半导体结构的方法，包括：提供衬底；在所述衬底上方形成互连结构；以及形成嵌入在所述互连结构中的第一存储单元，包括：形成第一晶体管，包括：在基底介电层上形成导电层；图案化所述导电层以形成源极/漏极电极；在所述基底介电层上形成沟道层以部分地覆盖所述源极/漏极电极；以及在所述沟道层上形成栅极介电层和栅极电极；在所述基底介电层上形成第一介电层以覆盖所述第一晶体管；在所述第一介电层上形成第二介电层；以及形成位于所述第二介电层中并电连接至所述第一晶体管的第一数据存储结构。在一些实施例中，形成所述第一数据存储结构包括：图案化所述第二介电层进行图案化处理以形成暴露所述第一介电层的顶面的部分和连接至所述第一晶体管的导电通孔的顶面沟槽；形成第一电极材料以填充所述第二介电层的所述沟槽；凹进所述第一电极材料，使得所述第一电极材料的顶面低于所述第二介电层的顶面；图案化所述第一电极材料，以形成具有基底部分和从所述基底部分的顶面突出的突出部分的第一电极；以及形成位于所述第二介电层的沟槽内的所述第一电极上的第二电极和存储层。在一些实施例中，还包括：形成嵌入在所述互连结构中并横向地位于所述第一存储单元旁边的第二存储单元，包括：形成横向地位于第一晶体管旁边并嵌入在所述第一介电层中的第二晶体管；以及形成位于所述第二介电层中并电连接至所述第二晶体管的第二数据存储结构，其中，形成所述第一数据存储结构和所述第二数据存储结构包括：在所述第二介电层中形成沟槽以暴露连接至所述第一晶体管的第一导电通孔和连接至所述第二晶体管的第二导电通孔；在所述沟槽内形成存储堆叠结构，所述存储堆叠结构包括第一电极材料、第二电极材料以及位于所述第一电极材料和所述第二电极材料之间的存储材料；以及执行切割工艺以去除所述存储堆叠结构的中间部分，并将所述存储堆叠结构切割成连接至所述第一导电通孔的第一数据存储结构和连接至所述第二导电通孔的第二数据存储结构。在一些实施例中，图案化所述导电层还包括形成横向地位于所述源极/漏极电极旁边并电连接至部分
地嵌入在所述衬底中的底部晶体管的导电线。在一些实施例中，还包括：形成穿透所述第一介电层并落在所述源极/漏极电极上的源极/漏极接触件；以及形成穿透所述第一介电层并落在所述导电线上的导电通孔；其中，同时形成所述源极/漏极接接触件和所述导电通孔。
136.以上概述了几个实施例的部件，以便本领域的技术人员可以更好地理解本公开的各方面。本技术领域的熟练人员应该认识到，他们可以很容易地使用本公开作为设计或修改其他工艺和结构的基础，以执行相同的目的和/或实现本文介绍的实施例的相同优点。本领域的技术人员还应该认识到，这种等效的结构并不偏离本公开的精神和范围，并且他们可以在不偏离本公开的精神和范围的情况下对此处进行各种改变、替换和改动。