半导体器件及其形成方法与流程

1.本发明的实施例涉及半导体器件及其形成方法。


背景技术：

2.半导体器件用于各种电子应用中，例如个人计算机、手机、数码相机和其他电子器件。通常通过以下方式制造半导体器件：在半导体衬底上顺序沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻在各种材料层上进行图案化以在其上形成电路组件和元件。
3.半导体工业通过不断减小最小部件尺寸来不断提高各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的部件集成到给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的其他问题。


技术实现要素：

4.根据本发明实施例的一个方面，提供了一种形成半导体器件的方法，包括：在衬底上方形成叉板结构；在叉板结构附近形成电源轨接触件；在电源轨接触件上形成隔离区，叉板结构从隔离区突出；在叉板结构中生长第一源极/漏极区；在第一源极/漏极区上沉积层间电介质(ild)；以及形成穿过ild和隔离区的源极/漏极接触件，源极/漏极接触件连接到第一源极/漏极区和电源轨接触件。
5.根据本发明实施例的另一个方面，提供了一种半导体器件，包括：电源轨接触件；隔离区，位于电源轨接触件上；第一电介质鳍，位于隔离区上；第二电介质鳍，邻近隔离区和电源轨接触件；第一源极/漏极区，位于第二电介质鳍上；以及源极/漏极接触件，位于第一源极/漏极区和第一电介质鳍之间，源极/漏极接触件接触第一源极/漏极区的顶表面、第一源极/漏极区的侧表面和电源轨接触件的顶表面。
6.根据本发明实施例的又一个方面，提供了一种半导体器件，包括：第一互连结构，包括金属化图案；第二互连结构，包括电源轨线；器件层，位于第一互连结构和第二互连结构之间，器件层包括：晶体管，包括源极/漏极区；电源轨接触件，连接到电源轨线；和源极/漏极接触件，连接到电源轨接触件、源极/漏极区和金属化图案。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1根据一些实施例以三维视图示出了纳米结构场效应晶体管(nano
‑
fet)的示例。
9.图2至图23c是根据一些实施例的在半导体器件的制造中的中间阶段的截面图。
10.图24a至图29c是根据一些实施例的在半导体器件的制造中的其他中间阶段的各
种视图。
具体实施方式
11.以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
12.件此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
13.根据一些实施例，用于纳米fet的层的电源轨接触件被掩埋在围绕纳米fet的隔离区下方。源极/漏极接触件可以用于将纳米fet的源极/漏极区耦合到上面的互连件和下面的电源轨接触件。因此，源极/漏极区可以附接到背侧电源轨，并且不需要在电源轨接触件的背侧上形成金属半导体合金。
14.图1示出了根据一些实施例的简化的纳米fet的示例。图1是切割的三维示图，为清晰起见其中省略了纳米fet的一些部件。在所示的实施例中，纳米fet是叉板fet。纳米fet也可以是纳米片场效应晶体管(nsfet)、纳米线场效应晶体管(nwfet)、环绕栅场效应晶体管(gaafet)等。
15.纳米fet包括在衬底50上方，例如在从衬底50延伸的鳍54上方的纳米结构56。纳米结构56是充当纳米fet的沟道区的半导体层。诸如浅沟槽隔离(sti)区的隔离区78被设置在衬底50上方并且邻近鳍54。尽管如本文所使用的，隔离区78被描述/示出为与衬底50分离，但是“衬底”可以指代单独的衬底50或衬底50和隔离区78的组合。另外，尽管鳍54被示为是与衬底50单一、连续的材料，但是鳍54和/或衬底50可以包括单一材料或多种材料。在本文中，鳍54指的是在相邻的隔离区78上方和之间延伸的部分。
16.栅极结构120被包裹在纳米结构56周围并且被布置在鳍54上方。栅极结构120包括栅极电介质122和栅电极124。栅极电介质122沿着纳米结构56的顶表面、侧壁和底表面，并且可以沿着鳍54的侧壁和/或顶表面延伸。栅电极124在栅极电介质122上。外延源极/漏极区106设置在栅结构120的相对侧上。在形成多个晶体管的实施例中，外延源极/漏极区106可以在各种晶体管之间共享。一个或多个层间电介质(ild)层(在下面更详细地讨论)在外延源极/漏极区106和/或栅极结构120上方，穿过ild层(在下文中更详细地讨论)形成与漏极区106和栅电极124的接触。
17.衬底50具有n型区50n和p型区50p。n型区50n包括诸如nmos晶体管的n型器件，例如，n型纳米fet，而p型区50p包括诸如pmos晶体管的p型器件，例如，p型纳米
‑
fet。在所示的实施例中，纳米fet是叉板fet。在叉板fet中，n型器件和p型器件都集成在相同的叉板结构
中。电介质壁68将半导体鳍54、n型器件的纳米结构56和外延源极/漏极区106与半导体鳍54、纳米结构56和p型器件的外延源极/漏极区106分开。栅极结构120沿着每个纳米结构56的三个侧面延伸。叉板fet允许n型器件和p型器件彼此靠近形成，并且允许器件的栅极结构120物理耦合和电耦合到另一个，从而减少了cmos工艺中使用的栅极接触件数量。电介质鳍84在单元边界处的隔离区78上方形成，从而将相邻的叉板fet分离。
18.本文讨论的一些实施例是在使用后栅极工艺形成的纳米fet的背景下讨论的。在其他实施例中，可以使用先栅极工艺。而且，一些实施例考虑了在诸如平面fet的平面器件或鳍式场效应晶体管(finfet)中使用的方面。
19.图1进一步说明了在后面的图中使用的参考截面。截面a
‑
a沿着纳米结构56的纵轴并且例如在外延源极/漏极区106之间的电流流动的方向上。截面b
‑
b垂直于截面a
‑
a并且沿着栅极结构的纵轴，截面c
‑
c垂直于截面a
‑
a并且延伸穿过外延源极/漏极区106。为了清楚起见，后续附图参考这些参考截面。
20.图2至图23c是根据一些实施例的在半导体器件的制造中的中间阶段的截面图。具体地，示出了纳米fet的器件层的制造。图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14和图15是沿图1中的参考截面b
‑
b所示的截面图，但其中显示了四个鳍。图16a、图17a、图18a、图19a、图20a、图21a、图22a和图23a是沿图1中的参考截面a
‑
a示出的截面图，除了示出了两个栅极结构。图16b、图17b、图18b、图19b、图20b、图21b、图22b和23b是沿图1中的参考截面b
‑
b示出的截面图，除了示出了四个鳍。图16c、图17c、图18c、图19c、图20c、图21c、图22c和图23c是沿图1中的参考截面c
‑
c示出的截面图，除了示出了四个鳍。
21.在图2中，提供了用于形成纳米fet的衬底50。衬底50可以是半导体衬底，例如体半导体，绝缘体上半导体(soi)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或未掺杂。衬底50可以是晶圆，例如硅晶圆。在所示的实施例中，衬底50是soi衬底。通常，soi衬底是形成在绝缘体层50b上的半导体层50a。绝缘体层50b可以是例如掩埋氧化物(box)层、氧化硅层等。绝缘体层50b设置在通常为硅或玻璃衬底的衬底芯50c上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料(例如，半导体层50a)可以包括硅；例如，硅锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷化镓铟；或其组合。
22.衬底50具有n型区50n和p型区50p。n型区50n可以用于形成诸如nmos晶体管的n型器件，例如，n型纳米fet，并且p型区50p可以用于形成诸如pmos晶体管的p型器件，例如，p型纳米fet。如下面更详细地讨论的，尽管示出了一个n型区50n和一个p型区50p，但是衬底50可以包括任何期望数量的这种区。
23.衬底50可以被轻掺杂有p型或n型杂质。可以在衬底50的上部上执行抗穿通(apt)注入，以形成apt区。在apt注入期间，可以将掺杂剂注入到n型区50n和p型区50p中。掺杂剂可以具有与随后将在n型区50n和p型区50p中的每一个中形成的源极/漏极区的导电类型相反的导电类型。apt区可以在后续工艺中形成的纳米fet中随后形成的源极/漏极区下方延伸。可以使用apt区来减少从源极/漏极区到衬底50的泄漏。在一些实施例中，apt区中的掺杂浓度可以在约10
18
cm
‑3至约10
19
cm
‑3的范围内。
24.在图3中，在衬底50上方形成多层堆叠52。多层堆叠52包括交替的第一半导体层
52a和第二半导体层52b。第一半导体层52a由第一半导体材料形成，并且第二半导体层52b由第二半导体材料形成。半导体材料可以各自从衬底50的候选半导体材料中选择。在所示的实施例中，多层堆叠52包括第一半导体层52a和第二半导体层52b中的每个的四层。应当理解，多层堆叠52可以包括任意数量的第一半导体层52a和第二半导体层52b。例如，多层堆叠52可以包括约三层至约八层的第一半导体层52a和第二半导体层52b中的每一个。
25.在所示的实施例中，第二半导体层52b将用于在n型区50n和p型区50p两者中形成用于纳米fet的沟道区。第一半导体层52a是牺牲层(或伪层)，将在随后的处理中将其去除以暴露两个区中的第二半导体层52b的顶表面和底表面。第二半导体层52b的第二半导体材料是适合于n型和p型纳米fet的材料，例如硅，并且第一半导体层52a的第一半导体材料的材料相对于第二半导体材料的蚀刻具有高蚀刻选择性，诸如硅锗。
26.在另一实施例中，第一半导体层52a将用于在一个区(例如，p型区50p)中形成用于纳米fet的沟道区，第二半导体层52b将用于在另一区(例如，n型区50n)中形成用于纳米fet的沟道区。第一半导体层52a的第一半导体材料可以适合于p型纳米fet，诸如硅锗(例如，si
x
ge1‑
x
，其中x可以在0至1的范围内)、纯锗或基本上纯锗、iii
‑
v化合物半导体、ii
‑
vi化合物半导体等。第二半导体层52b的第二半导体材料可以适合于n型纳米fet，例如硅、碳化硅、iii
‑
v化合物半导体、ii
‑
vi化合物半导体等。第一半导体材料和第二半导体材料相对于彼此的蚀刻可以具有高的蚀刻选择性，从而可以在不去除n型区50n中的第二半导体层52b的情况下去除第一半导体层52a，可以在不去除p型区50p中的第一半导体层52a的情况下去除半导体层52b。
27.多层堆叠52的每一层可以通过诸如气相外延(vpe)或分子束外延(mbe)的工艺来生长，通过诸如化学气相沉积(cvd)或原子层沉积(ald)等的工艺来沉积。每个层可以形成为较小的厚度，例如在约5nm至约30nm范围内的厚度。在一些实施例中，一组层(例如，第二半导体层52b)形成为比另一组层(例如，第一半导体层52a)更薄。例如，在第一半导体层52a是牺牲层(或伪层)并且第二半导体层52b用于形成沟道区的一些实施例中，第二半导体层52b可以比第一半导体层52a更厚。层的相对厚度可以基于所得纳米fet的期望沟道高度和沟道功函数要求。
28.在图4中，在衬底50和多层堆叠52中蚀刻沟槽60以形成鳍结构62(包括在n型区50n中的鳍结构62n和在p型区50p中的鳍结构62p)。鳍结构62均包括半导体鳍54和纳米结构56。半导体鳍54是在衬底50中图案化的半导体条。在衬底50是soi衬底的实施例中，半导体鳍54包括半导体层50a的保留部分。纳米结构56包括在半导体鳍54上的多层堆叠52的保留部分。具体地，纳米结构56包括交替的第一纳米结构56a和第二纳米结构56b。第一纳米结构56a和第二纳米结构56b分别由第一半导体层52a和第二半导体层52b的保留部分形成。在所示的实施例中，第二纳米结构56b分别设置在两个第一纳米结构56a之间。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(rie)、中性束蚀刻(nbe)等或其组合，并且可以利用具有鳍结构62的图案的掩模58来执行。蚀刻可以是各向异性的。
29.掩模58可以是单层掩模，或者可以是多层掩模，诸如分别包括第一掩模层58a和位于第一掩模层58a上的第二掩模层58b的多层掩模。第一掩模层58a和第二掩模层58b可以各自由诸如氧化硅、氮化硅、其组合等的电介质材料形成，并且可以根据可接受的技术沉积或热生长。第一掩模层58a的材料相比于第二掩模层58b的材料的蚀刻可以具有高的蚀刻选择
性。例如，第一掩模层58a可以由氧化硅形成，第二掩模层58b可以由氮化硅形成。
30.鳍结构62可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺来图案化鳍结构62，光刻工艺包括双图案化工艺或多图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准过程相结合，从而允许产生例如间距小于使用单次直接光刻法可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用保留的间隔件来图案化鳍结构62。在一些实施例中，掩模58(或其他层)可以保留在鳍结构62上。
31.鳍结构62可具有在约5nm至约20nm范围内的宽度。为了说明的目的，n型区50n和p型区50p中的鳍结构62被示出为具有基本相等的宽度。在一些实施例中，一个区(例如，n型区50n)中的鳍结构62可以比另一区(例如，p型区50p)中的鳍结构62更宽或更窄。
32.鳍结构62形成为相邻的对。每对鳍结构62将用于形成叉板fet。每对中的一个鳍结构62n将用于形成n型器件，而每对中的另一鳍结构62p将用于形成p型器件。每对鳍结构62n、62p被相应的第一沟槽60a隔开。将在每对鳍结构62n、62p之间的沟槽60a中形成电介质壁(将在下文中更详细地讨论)，从而提供将在鳍结构62n、62p中形成的不同类型的纳米fet之间的电隔离。沟槽60a可以具有在约6nm至约30nm的范围内的第一宽度w1。相邻的一对鳍结构62被相应的第二沟槽60b隔开。沟槽60b可以具有在约22nm至约46nm的范围内的第二宽度w2。宽度w2大于第一宽度w1，使得相邻的鳍结构对62与每对鳍结构62n、62p间隔开。
33.在图5中，在掩模58(如果存在的话)、鳍结构62和衬底50上形成衬层64。衬层64将用于将鳍结构62与随后形成的接触件分开。衬层64可以由电介质材料形成，其可以通过热氧化或共形沉积工艺形成。可接受的电介质材料包括低k电介质材料(例如，k值小于约7的那些)，例如氧化硅、氮化硅、碳氮化硅、碳氧化硅、碳氧化硅等；高k电介质材料(例如，k值大于约7的电介质材料)，例如氧化铪、氧化锆、氧化铝锆、氧化铪铝、氧化硅铪、氧化铝等；其组合；等等。可接受的沉积工艺包括原子层沉积(ald)、化学气相沉积(cvd)、分子束沉积(mbd)、物理气相沉积(pvd)等。在一些实施例中，衬层64通过热氧化由氧化硅形成。衬层64可以形成为在约1nm至约10nm范围内的厚度。
34.然后，在衬层64上形成电介质层66。电介质层66可以由低k电介质材料(例如，从衬层64的候选电介质材料中选出的一种)形成，低k电介质材料可以通过共形沉积工艺(诸如从形成衬垫层64的候选方法中选择的一种)来沉积。电介质层66的材料具有与衬垫层64的材料不同的k值，并且相比于衬垫层64的材料的蚀刻具有高蚀刻选择性。在一些实施例中，电介质层66由通过ald或cvd的氮化硅形成。
35.因为沟槽60a、60b具有不同的宽度，所以它们填充有不同量的电介质材料。沿着沟槽60a、60b的侧壁和底部形成衬层64。因为沟槽60a具有较窄的宽度，所以它们被电介质层66完全填充(或过填充)。但是，因为沟槽60b具有较大的宽度，所以它们没有被电介质层66完全填充。在沉积电介质层66之后，沟槽60a被填充(或过度填充)，但是沟槽60b的一些部分保持未被填充。
36.在图6中，回蚀刻电介质层66以去除电介质层66的一些部分。具体地，去除沟槽60b中以及掩模58(如果存在)或鳍结构62上方的电介质层66的部分。通过回蚀刻，从而重新形成沟槽60b。使用可接受的蚀刻技术，例如利用对电介质层66具有选择性的蚀刻工艺(例如，
以比衬层64的材料更快的速率蚀刻电介质层66的材料)，来回蚀刻电介质层66的厚度。在回蚀刻完成之后，电介质层66的保留部分在沟槽60a中。电介质层66的保留部分形成电介质壁68，电介质壁68分隔每对鳍结构62的鳍结构62n、62p。电介质壁68可以部分或完全填充沟槽60a。电介质壁68可具有在约6nm至约30nm范围内的宽度w3。在形成电介质层66之后，叉板结构80从衬底50延伸。叉板结构80每个包括电介质壁68和一对鳍结构62，电介质壁68设置在鳍结构62之间。
37.如上所述，尽管示出了一个n型区50n和一个p型区50p，但是衬底50可以包括任何期望数量的这种区。每个叉板结构80设置在n型区50n和p型区50p的边界处。此外，每个叉板结构80的鳍结构62n、62p交替。换句话说，每个n型区50n包括来自第一叉板结构80的第一鳍结构62n，并且包括来自第二叉板结构80的第二鳍结构62n。
38.在图7中，导电层72沉积在电介质壁68和衬垫层64上。导电层72填充沟槽60b，并且还可以形成在掩模58(如果存在)或鳍结构62上。电介质壁68部分地填充沟槽60a，导电层72也可以形成在沟槽60a的保留部分中。导电层72可以由可以通过沉积工艺(例如ald、cvd、pvd等)、镀工艺形成(例如，电镀、化学镀等)的金属或包含金属的材料形成，诸如钨(w)、钌(ru)、钴(co)、铜(cu)、钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)、钼(mo)、镍(ni)、它们的合金等。
39.在图8中，回蚀刻导电层72以去除导电层72的一些部分。具体地，通过回蚀刻去除沟槽60a中以及掩模58(如果存在)或鳍结构62上方的部分导电层72。使用可接受的蚀刻技术，例如利用对导电层72具有选择性的蚀刻工艺(例如，以比导电层72的材料更快的速率蚀刻导电层72的材料)来回蚀刻导电层72的厚度。在回蚀刻完成之后，将导电层72的保留部分设置在沟槽60b中。保留在沟槽60b中的导电层72的部分在叉板结构80之间形成电源轨接触件74。在电源轨接触件74达到期望的高度h1之后，可以使用定时蚀刻工艺来停止对导电层72的蚀刻。高度h1可以在约20nm至约60nm的范围内。此外，电源轨接触件74可具有在约6nm至约30nm范围内的宽度w4。
40.在图9中，绝缘材料76形成在沟槽60a的保留部分中，邻近叉板结构80。绝缘材料76可以沉积在掩模58(如果存在)或鳍结构62上以及沟槽60a、60b中。绝缘材料76可以是诸如氧化硅的氧化物，诸如氮化硅的氮化物等或其组合，并且可以通过高密度等离子体cvd(hdp
‑
cvd)、可流动cvd(fcvd)等、或其组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。一旦形成绝缘材料76，就可以执行退火工艺。尽管绝缘材料76被示为单层，但是一些实施例可以利用多层。然后将去除工艺应用于绝缘材料76，以去除掩模58(如果存在)或鳍结构62上方的衬层64和绝缘材料76的多余材料。在一些实施例中，诸如化学处理的平坦化工艺可以利用机械抛光(cmp)、回蚀刻工艺、其组合等。平坦化工艺暴露掩模58或纳米结构56，使得掩模58或纳米结构56的顶表面、衬层64的其余部分和绝缘材料76分别在平坦化工艺之后是共面的(在工艺变化内)。在所示的实施例中，掩模58在平坦化工艺之后保留。在另一个实施例中，掩模58也可以通过平坦化工艺去除。
41.在图10中，使绝缘材料76凹进以形成sti区78，从而重新形成沟槽60b的部分。使绝缘材料76凹进，使得纳米结构56的至少部分从sti区78突出。在所示的实施例中，sti区78的顶表面在半导体鳍54的顶表面下方。sti区78的顶表面在半导体鳍54的顶表面上方或与半导体鳍54的顶表面共面(在工艺变化内)。此外，sti区78的顶表面可以具有如图所示的平坦
表面、凸表面、凹表面(例如凹进)或其组合。sti区78的顶表面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。sti区78可以使用可接受的蚀刻工艺来凹进，例如对绝缘材料76具有选择性的蚀刻工艺(例如，以比绝缘材料76的材料更快的速率选择性地蚀刻绝缘材料76的材料)。例如，可以使用使用例如稀氢氟酸(dhf)酸的氧化物去除。在sti区78达到期望的高度h2之后，可以使用定时蚀刻工艺来停止绝缘材料76的蚀刻。高度h2可以在约5nm至约20nm的范围内。衬垫层64也可以在使绝缘材料76凹进期间凹进。在凹进之后，绝缘材料76和衬垫层64的顶表面可以是共面的(在工艺上变化)。
42.在形成sti区78之后，叉板结构80从相邻的sti区78之间延伸。sti区78形成在电源轨接触件74上方并掩埋在电源轨接触件74上。每个衬层64设置在sti区78和电源轨道接触件74之间。应当理解，上述过程仅仅是叉板结构80如何形成的一个例子。也可以使用其他可接受的工艺来形成叉板结构80和sti区78。叉板结构80可以以与在形成finfet的工艺中将要加工半导体鳍相似的方式进行处理。以这种方式处理叉板结构80允许将n型器件和p型器件都集成在相同叉板结构80中。
43.在图11中，例如在沟槽60b的部分中，在叉板结构80上方和周围形成沟道间隔件82。沟道间隔件82可以由半导体材料(诸如从衬底50的候选半导体材料中选择的一种)形成，半导体材料可以通过诸如气相外延(vpe)或分子束外延(mbe)的工艺来生长，通过诸如化学气相沉积(cvd)或原子层沉积(ald)的工艺来沉积。在一些实施例中，通过外延生长来生长沟道间隔件82，其可以包括在鳍结构62上生长薄的晶种层，然后从晶种层生长沟道间隔件82的材料。可以在形成鳍结构62之后(例如，在衬底50中蚀刻沟槽60之后，如以上针对图4所讨论的那样)生长晶种层。可以在形成沟道间隔件82的材料之后执行各向异性蚀刻，从而暴露出sti区78。沟道间隔件82在处理期间用作临时间隔件，并且随后将被去除以暴露将充当纳米fet的沟道区的纳米结构56的部分。具体地，在示出的实施例中，沟道间隔件82和第一纳米结构56a将随后被去除，并且被围绕第二纳米结构56b的三个侧面形成的栅极结构代替。因此，沟道间隔件82由相比于第二纳米结构56b的材料的蚀刻具有高蚀刻选择性的材料形成。沟道间隔件82可以由与第一纳米结构56a相同的半导体材料形成，或者可以由不同的材料形成。
44.在图12中，电介质鳍84形成在沟道间隔件82之间和sti区78上，例如，在未被沟道间隔件82填充的沟槽60b的保留部分中。因此，每个沟槽60b由沟道间隔件82的对和电介质鳍84填充，电介质鳍84位于沟道间隔件82之间。电介质鳍84可以由可以通过热氧化或共形沉积工艺(例如选自衬层64的候选方法中的一种)形成的低k电介质材料(例如选自形成衬层64的候选电介质材料中的一种)、高k电介质材料(例如选自衬层64的候选电介质材料中的一种)、其组合等形成。在所示的实施例中，每个电介质鳍84包括第一电介质层84a和在第一电介质层84a上的第二电介质层84b，其中第一电介质层84a由碳氮化硅、碳氧化硅或碳氧化硅形成，第二电介质层84b由氧化硅形成。电介质鳍84可具有在约6nm至约30nm范围内的宽度w5。
45.然后，将去除工艺应用于电介质鳍84，以去除沟道间隔件82上方的电介质鳍84的多余材料。在一些实施例中，进行平坦化工艺，可以利用例如化学机械抛光(cmp)、回蚀刻，它们的组合等。平坦化工艺暴露出沟道间隔件82，使得在平坦化工艺完成之后，沟道间隔件82和电介质鳍84的顶表面是共面的(在工艺变化内)。
46.在图13中，电介质鳍84可选地凹进，从而重新形成沟槽60b的部分。电介质鳍84可以使用可接受的蚀刻工艺来凹进，例如对电介质鳍84有选择性的蚀刻工艺(例如，以比沟道间隔件82的材料更快的速率选择性地蚀刻第一电介质层84a和第二电介质层84b的材料)。
47.在图14中，用于电介质鳍84的第三电介质层84c可选地形成在沟槽60b中，诸如在第一电介质层84a和第二电介质层84b上。第三电介质层84c可以由可以通过共形沉积工艺(诸如选自从衬层64的候选形成方法中的一种)沉积的高k电介质材料(诸如选自从衬层64的候选电介质材料中的一种)形成。然后，施加去除工艺以去除掩模58(如果存在)或鳍结构62上方的第三电介质层84c和沟道间隔件82的多余材料。在一些实施例中，诸如化学机械的平坦化工艺可以使用抛光(cmp)、回蚀刻工艺、其组合等。平坦化工艺暴露掩模58或纳米结构56，使得在平坦化工艺进行之后，掩模58或纳米结构56、沟道间隔件82和第三电介质层84c的顶表面是共面的(在工艺变化内)。在所示的实施例中，在平坦化工艺之后保留掩模58。在另一个实施例中，掩模58也可以通过平坦化工艺去除。
48.在所示的实施例中，电介质鳍84具有由低k电介质材料形成的下部(包括第一电介质层84a和第二电介质层84b)和由高k电介质形成的上部(包括第三电介质层84c)材料。应当理解，可以形成其他类型的电介质鳍84，例如具有更多或更少层的电介质鳍84。在各种实施例中，电介质鳍84可以包括低k电介质材料的下部和上部；高k电介质材料的下部和上部；高k电介质材料的下部和低k电介质材料的上部；单层下部和/或上部；多层下部和/或上部；等等。电介质鳍84的上部可具有在约6nm至约30nm范围内的高度h3，电介质鳍84的下部可具有在约27nm至约60nm范围内的高度h4，电介质鳍84的总高度可以在约33nm至约90nm的范围内。
49.在图15中，叉板结构80和沟道间隔件82是凹进的，使得电介质鳍84从相邻的沟道间隔件82之间延伸。如果在该步骤的步骤中仍然存在掩模，则凹进将掩模58从鳍结构62上移除。凹进可以通过可接受的蚀刻工艺来进行。例如，叉板结构80可以是使用可接受的蚀刻工艺的凹进，例如对掩模58、纳米结构56和电介质壁68有选择的蚀刻工艺(例如，选择性地蚀刻掩模58的材料)。纳米结构56和电介质壁68以比沟道间隔件82和电介质鳍84的材料更快的速率生长。沟道间隔件82可以可选地使用可接受的蚀刻工艺来修整，例如对沟道间隔件82具有选择性的蚀刻工艺(例如，以比纳米结构56和电介质壁68的材料更快的速率选择性地蚀刻沟道间隔件82的材料)。凹进/修整可以去除一些纳米结构56。
50.然后在叉板结构80、沟道间隔件82和电介质鳍84上形成伪电介质层86。伪电介质层86可以由氧化硅、氮化硅、其组合等形成，其可以根据可接受的技术沉积或热生长。
51.图16a至图23c示出了纳米fet制造中的其他中间阶段。图16a、图17a、图18a、图19a、图20a、图21a、图22a和图23a可适用于n型区50n和p型区50p。在每个附图所附的文字中描述了n型区50n和p型区50p的结构上的差异(如果有的话)。
52.在图16a、图16b和图16c中，在伪电介质层86上形成伪栅极94。可以通过形成伪栅极层并图案化伪栅极层来形成伪栅极94。伪栅极层可以沉积在伪电介质层86上方，然后例如通过cmp被平坦化。伪栅极层可以是导电材料或非导电材料，并且可以选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly
‑
sige)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理气相沉积(pvd)、cvd、溅射沉积或用于沉积所选材料的其他技术来沉积伪栅极层。然后例如利用具有伪栅极94的图案的掩模96，可以使用可接受的光刻和蚀刻
技术来图案化伪栅极层以形成伪栅极94。通过通过可接受的蚀刻技术将掩模96的图案转移至伪栅极层。以形成伪栅极94。可以通过可接受的蚀刻技术将掩模96的图案进一步转移到伪电介质层86，以形成伪电介质92。
53.掩模96可以是单层掩模，或者可以是多层掩模，例如各自包括第一掩模层96a和第二掩模层96b的多层掩模。第一掩模层96a和第二掩模层96b均可以由诸如氧化硅、氮化硅、其组合等的电介质材料形成，并且可以根据可接受的技术沉积或热生长。第一掩模层96a的材料相比于第二掩模层96b的材料可以具有高的蚀刻选择性。例如，第一掩模层96a可以由氧化硅形成，第二掩模层96b可以由氮化硅形成。
54.伪栅极94覆盖纳米结构56的将在随后的处理中暴露以形成沟道区的部分。具体地，伪栅极94沿着纳米结构56的将用于形成沟道区88的部分延伸。掩模96的图案可用于物理上分离相邻的伪栅极94。伪栅极94还可具有长度方向。掩模96基本上垂直于半导体鳍54的长度方向(在工艺变化之内)。掩模96可以在图案化之后例如通过可接受的蚀刻技术可选地去除。
55.然后，在鳍结构62上方，例如在掩模96、伪栅极94和伪电介质92的暴露的侧壁上，形成栅极间隔件98。可以通过共形地形成绝缘材料并随后对其进行蚀刻来形成栅极间隔件98。绝缘材料可以由低k电介质材料(例如，从衬层64的候选电介质材料中选出的一种)形成，低k电介质材料可以通过共形沉积工艺(诸如从形成衬垫层64的候选方法中选择的一种)来沉积。栅极间隔件98可以由单层绝缘材料或多层绝缘材料形成。在一些实施例中，栅极间隔件98每个都包括碳氮化硅的多层，其中每个层可以具有不同于碳氮化硅的组成。在一些实施例中，栅极间隔件98每个包括设置在两层氮化硅之间的氧化硅层。可以形成其他间隔件结构。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干蚀刻，例如rie、nbe等。在蚀刻之后，栅极间隔件98可以具有直的侧壁或弯曲的侧壁。
56.在形成栅极间隔件98之前，可以执行轻掺杂源极/漏极(ldd)区的注入。在具有不同器件类型的实施例中，类似于上述注入，可以在n型区50n上方形成掩模(例如光致抗蚀剂)，同时暴露p型区50p，并且合适类型的(例如，p型)杂质可以被注入到暴露在p型区50p中的鳍结构62中。然后可以去除掩模。随后，可以在暴露n型区50n的同时在p型区50p上方形成诸如光致抗蚀剂的掩模，并且可以将适当类型的杂质(例如，n型)注入到暴露在n型区50n中的鳍结构62中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区的杂质浓度可以在约10
15
cm
‑3至约10
19
cm
‑3的范围内。退火可用于修复注入物损坏并激活注入的杂质。在注入期间，沟道区88保持被伪栅极94覆盖，使得沟道区88保持基本上没有注入在ldd区中的杂质。
57.注意，以上公开总体上描述了形成间隔件和ldd区的工艺。可以使用其他工艺和顺序。例如，可以利用更少或更多的间隔件，可以利用不同的步骤顺序(例如，可以形成和去除另外的间隔件等)。此外，可以使用不同的结构和步骤来形成n型和p型器件。
58.在形成栅极间隔件98之后，然后在鳍结构62和沟道间隔件82中形成源极/漏极凹部102。在所示的实施例中，源极/漏极凹部102延伸穿过纳米结构56和沟道间隔件82。源极/漏极凹部102也可以延伸到半导体鳍54中。换句话说，源极/漏极凹部102可以仅形成在纳米结构56中或者也可以形成为延伸到半导体鳍54和sti区78中。在各种实施例中，鳍结构62中的源极/漏极凹部102可以延伸到半导体鳍54的顶表面，而无需蚀刻半导体鳍54；或者可以
将其延伸到半导体鳍54中。可以蚀刻半导体鳍54，使得鳍结构62中的源极/漏极凹部102的底表面设置在sti区78的顶表面下方。可以使用可接受的蚀刻工艺来形成源极/漏极凹部102，例如对鳍结构62和沟道间隔件82具有选择性的蚀刻工艺(例如，以比电介质壁68和电介质鳍84的材料更快的速度选择性地蚀刻半导体鳍54、纳米结构56和沟道间隔件82的材料)。因此，在形成源极/漏极凹部102之后，保留电介质壁68和电介质鳍84。在用于形成源极/漏极凹部102的蚀刻工艺中，栅极间隔件98和掩模96共同掩盖鳍结构62和沟道间隔件82的部分。在源极/漏极凹部102达到期望的深度之后，定时刻蚀工艺可用于停止对源极/漏极的蚀刻。
59.内部间隔件104可选地形成在第一纳米结构56a的保留部分的侧壁上，例如，那些被源极/漏极凹部102暴露的侧壁。如将在下面更详细地讨论的那样，随后将在其中形成源极/漏极区。然后，源极/漏极凹部102和第一纳米结构56a将被相应的栅极结构代替。内部间隔件104用作随后形成的源极/漏极区与随后形成的栅极结构之间的隔离部件。此外，内部间隔件104可以用于防止通过随后的蚀刻工艺(诸如用于随后形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区的损坏。
60.作为形成内部间隔件104的示例，可以扩展源极/漏极凹部102。具体地，第一纳米结构56a的侧壁的被源极/漏极凹部102暴露的部分可以被凹进。尽管第一纳米结构56a的侧壁被示出为是笔直的，但是侧壁可以是凹的或凸的。侧壁可以通过可接受的蚀刻工艺而凹进，例如对第一纳米结构56a的材料具有选择性的蚀刻工艺(例如，以比第二纳米结构56a的材料更快的速率选择性地蚀刻第一纳米结构56a的材料)。蚀刻可以是各向同性的。例如，当半导体鳍54和第二纳米结构56b由硅形成并且第一纳米结构56a由硅锗形成时，蚀刻工艺可以是使用氢氧化四甲基铵(tmah)、氢氧化铵(nh4oh)等。在另一个实施例中，蚀刻工艺可以是使用诸如氟化氢(hf)之类的氟基气体的干蚀刻。在一些实施例中，可以连续地执行相同的蚀刻工艺以既形成源极/漏极凹进102又使第一纳米结构56a的侧壁凹进。在一些实施例中，用于使侧壁凹进的蚀刻工艺也可以修整(例如减小其厚度)第二纳米结构56b的蚀刻部分。然后可以通过共形地形成绝缘材料并随后蚀刻绝缘材料来形成内部间隔件104。绝缘材料可以由低k电介质材料(例如，从衬层64的候选电介质材料中选出的一种)形成，低k电介质材料可以通过共形沉积工艺(诸如从形成衬垫层64的候选方法中选择的一种)来沉积。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干蚀刻，例如rie、nbe等。尽管内部间隔件104的外侧壁被图示为从栅极间隔件98的侧壁凹进，但是内部间隔件104的外侧壁可以延伸超过或齐平于栅极间隔件98的侧壁。因此，内部间隔件104可以部分地填充，完全填充或过填充侧壁凹部。而且，尽管内部间隔件104的侧壁被示出为凹进的，但是内部间隔件104的侧壁可以是直的或凸的。
61.在图17a、图17b和图17c中，在源极/漏极凹部102中形成外延源极/漏极区106。在源极/漏极凹部102中形成外延源极/漏极区106，使得每个伪栅极94为设置在外延源极/漏极区106的各个相邻对之间。在一些实施例中，栅极间隔件98和内部间隔件104分别用于将伪栅极94和第一纳米结构56a与外延源极/漏极区106以适当的侧向距离分开，从而外延源极/漏极区106不会使随后形成的纳米fet的栅极短路。外延源极/漏极区106可以形成为与内部间隔件104(如果存在)接触，并且可以延伸超过第二纳米结构56b的侧壁。外延源极/漏极区106可以在第二纳米结构56b上施加应力，从而提高性能。
62.可以通过掩蔽p型区50p来形成n型区50n中的外延源极/漏极区106。然后，在n型区50n中的源极/漏极凹部102中外延生长外延源极/漏极区106。外延源极/漏极区106可以包括适合于n型纳米fet的任何可接受的材料。例如，n型区50n中的外延源极/漏极区106可以包括在沟道区88上施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区50n中的外延源极/漏极区106可以具有从鳍结构62的各个表面凸起的表面，并且可以具有小平面。
63.p型区50p中的外延源极/漏极区106可以通过掩蔽n型区50n而形成。然后，在p型区50p中的源极/漏极凹部102中外延生长外延源极/漏极区106。外延源极/漏极区106可以包括适合于p型纳米fet的任何可接受的材料。例如，p型区50p中的外延源极/漏极区106可以包括在沟道区88上施加压缩应变的材料，诸如硅锗、掺杂硼的硅锗、锗、锗锡等。p型区50p中的外延源极/漏极区106可以具有从鳍结构62的各个表面凸起的表面，并且可以具有小平面。
64.外延源极/漏极区106、第二纳米结构56b和/或鳍54可以被注入掺杂剂以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区的工艺，随后进行掺杂退火。源极/漏极区的杂质浓度可以在约10
19
cm
‑3至约10
21
cm
‑3的范围内。用于源极/漏极区的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区106可以在生长期间被原位掺杂。
65.作为用于形成外延源极/漏极区106的外延工艺的结果，外延源极/漏极区106的上表面具有小平面，这些小平面横向向外扩展超过鳍结构62的表面。在外延工艺完成之后，相邻的外延源极/漏极区106由电介质壁68或电介质鳍84保持分开，从而避免了外延源极/漏极区106的合并。因此，外延源极/漏极区106均具有直的底表面(接触半导体鳍54)、直的侧壁(接触电介质壁68)、小平面的侧表面(面对电介质鳍84)和小平面的顶表面(背对衬底50)。此外，保持外延源极/漏极区106和电介质鳍84之间的物理隔离，使得可以形成外延源极/漏极区106的侧壁与电源轨接触件74之间的接触。在一些实施例中，外延源极/漏极区106可以沿着<010>方向生长，使得源极/漏极凹部102的下部保留在外延源极/漏极区106之间并且形成电介质鳍84。在一些实施例中，执行生长后回蚀刻以重新形成将外延源极/漏极区106与电介质鳍84分开的源极/漏极凹部102的下部。例如，外延源极/漏极区106的宽度可以被蚀刻以将其宽度减小约2nm至约20nm范围内的量，从而重新形成源极/漏极凹部102的下部。
66.外延源极/漏极区106可以包括一个或多个半导体材料层。例如，外延源极/漏极区106可以包括第一半导体材料层106a和第二半导体材料层106b。可以将任意数量的半导体材料层用于外延源极/漏极区106。第一半导体材料层106a和第二半导体材料层106b中的每一个可以由不同的半导体材料形成和/或可以掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体材料层106a可以具有小于第二半导体材料层106b的掺杂剂浓度。在外延源极/漏极区106包括两个半导体材料层的实施例中，可以从鳍结构62生长第一半导体材料层106a，并且可以从第一半导体材料层106a生长第二半导体材料层106b。
67.在图18a、图18b和图18c中，在源极/漏极凹部102的下部中形成电介质层110。每个电介质层110形成在外延源极/漏极区106和相应的相邻电介质鳍84之间。电介质层110可以由可以通过热氧化或共形沉积工艺(例如选自衬层64的候选方法中的一种)形成的低k电介
质材料(例如选自形成衬层64的候选电介质材料中的一种)、高k电介质材料(例如选自衬层64的候选电介质材料中的一种)、其组合等形成。然后，将诸如回蚀刻工艺的去除工艺应用于电介质层110，以去除电介质层110的在源极/漏极凹部102的下部之外的多余材料，例如，外延源极/漏极区106上方的那些部分。
68.然后在电介质层110、外延源极/漏极区106和电介质鳍84上方形成第一ild 114。可以通过在电介质层110、外延源极/漏极106上沉积电介质材料来形成第一ild 114、栅极间隔件98、掩模96(如果存在的话)或伪栅极94以及电介质鳍84，然后平坦化电介质材料。可接受的电介质材料可包括氧化物，例如氧化硅、磷硅玻璃(psg)、硼硅玻璃(bsg)、掺硼磷硅玻璃(bpsg)、未掺杂硅酸盐玻璃(usg)等；氮化物、例如氮化硅；等等。可以使用其他绝缘材料。沉积可以通过任何合适的方法，例如cvd、等离子体增强cvd(pecvd)或fcvd。其他可接受的工艺可以用于形成电介质材料。可以通过任何合适的方法来进行平坦化，例如cmp、回蚀刻工艺、其组合等。平坦化工艺使第一ild 114的顶表面与掩模96(如果存在)或伪栅极94的顶表面齐平。平坦化工艺还可以沿着掩模的侧壁去除掩模96和栅极间隔件98的部分。在平坦化工艺之后，第一ild 114、栅极间隔件98和掩模96(如果存在的话)或伪栅极94的顶表面是共平面的(在工艺变化内)。因此，掩模96(如果存在的话)或伪栅极94的顶表面通过第一ild 114暴露。在所示的实施例中，保留掩模96，并且平坦化工艺使第一ild 114的顶表面与掩模96的顶表面齐平。
69.在一些实施例中，接触蚀刻停止层(cesl)112设置在第一ild 114与电介质层110、外延源极/漏极区106、栅极间隔件98、电介质鳍84和电介质壁68之间。cesl 112可以包括电介质材料，例如氮化硅、氧化硅、氮氧化硅等，其具有相比于第一ild 114和电介质层110的蚀刻的高蚀刻选择性。
70.如将在下面更详细地讨论的，电介质层110的部分(例如，图18c的截面中的那些)将被外延源极/漏极区106的侧壁与电源轨接触件74之间的接触件代替。与在外延源极/漏极区106附近形成cesl 112和第一ild 114相比，在外延源极/漏极区106附近形成电介质层110可能会增加制造成本。然而，包含介电层110可以更好地控制的将用于暴露电源导轨接触件74的顶表面的蚀刻工艺。因此，可以提高制造成品率，与形成电介质层110的成本相比，可以降低总体制造成本。
71.在图19a、图19b和图19c中，去除掩模96(如果存在)、伪栅极94、伪电介质92、沟道间隔件82和第一纳米结构56a，并用栅极结构120代替。栅极结构120包括栅极电介质122和位于栅极电介质122上的栅电极124。栅极结构120也可以称为“栅极堆叠”。
72.在蚀刻工艺中去除掩模96(如果存在的话)和伪栅极94，从而形成凹部。伪电介质92在凹部中的部分也可以被去除。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极94。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体以比第一ild 114或栅极间隔件98更快的速率选择性地蚀刻伪栅极94。在去除期间，当蚀刻伪栅极94时伪电介质92可以用作蚀刻停止层。然后可以在去除伪栅极94之后去除伪电介质介质92。每个凹部暴露和/或覆盖第二纳米结构56b的用作沟道区88的部分。用作沟道区88的第二纳米结构56b的部分设置在外延源极/漏极区106的相邻对之间。
73.然后去除沟道间隔件82和第一纳米结构56a的保留部分以扩大凹部。可以通过可接受的蚀刻工艺来去除沟道间隔件82和第一纳米结构56a的保留部分，该蚀刻工艺以比沟
道间隔件82和第一纳米结构56a的材料更快的速率选择性地蚀刻沟道间隔件82和第一纳米结构56a、第二纳米结构56b、半导体鳍54、sti区78、电介质鳍84和电介质壁68的材料。蚀刻可以是各向同性的。例如，当半导体鳍54和第二纳米结构56b由硅形成并且沟道间隔件82和第一纳米结构56a由硅锗形成时，蚀刻工艺可以是使用氢氧化四甲基铵(tmah)、氢氧化铵(nh4oh)等的湿蚀刻。
74.第二纳米结构56b和半导体鳍54的暴露部分被可选地修整。修整减小了第二纳米结构56b的暴露部分的厚度。例如，修整可以将第二纳米结构56b的第二厚度t2(参见图3)减小约40％至约70％范围内的量，并且还可以减小半导体鳍54的暴露部分的宽度。修整可以与凹部的形成同时进行，或者可以在凹部形成之后进行。例如，第二纳米结构56b和半导体鳍54的暴露部分可以通过可接受的蚀刻工艺来修整，蚀刻工艺以比第二纳米结构56b和半导体鳍54的材料更快的速率选择性地蚀刻第二纳米结构56b和半导体鳍54、内部间隔件104、栅极间隔件98、电介质鳍84和电介质壁68的材料。蚀刻可以是各向同性的。例如，当半导体鳍54和第二纳米结构56b由硅形成并且沟道间隔件82和第一纳米结构56a由硅锗形成时，修整工艺可以是使用稀氢氧化铵
‑
过氧化氢混合物(apm)、硫酸
‑
过氧化氢混合物(spm)等的湿蚀刻。
75.形成栅极电介质122和栅电极124以用于替换栅极。栅极电介质122共形地沉积在凹部中，例如在半导体鳍54的顶表面和侧壁上以及在第二纳米结构56b的顶表面、侧壁和底表面上。栅极电介质122也可以沉积在sti区78的顶表面上以及电介质鳍84和电介质壁68的侧壁上。
76.栅极电介质122包括一个或多个电介质层，例如氧化物、金属氧化物、金属硅酸盐等或其组合。在一些实施例中，栅极电介质122包括氧化硅、氮化硅或其多层。在一些实施例中，栅极电介质122包括高k电介质材料，并且在这些实施例中，栅极电介质122可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极电介质122可以是多层的。例如，在一些实施例中，栅极电介质122可各自包括通过热或化学氧化形成的氧化硅的界面层122a和在界面层上方的金属氧化物层122b。栅极电介质122的形成方法可以包括分子束沉积(mbd)、ald、pecvd等。
77.栅电极124分别沉积在栅极电介质122上方，并填充凹部的保留部分。栅电极124可以包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或它们的多层。例如，尽管示出了单层栅电极124，但是栅电极124可以包括任意数量的衬垫层，任意数量的功函数调整层和填充材料。可以在每个第二纳米结构56b之间以及在半导体鳍54和第二纳米结构56b之间的区域中沉积构成栅电极124的层的任何组合。栅电极124的形成方法可以包括ald、pecvd等。
78.在填充凹部之后，可以执行诸如cmp的平坦化工艺以去除在第一ild114和栅极间隔件98的顶表面上方的栅极电介质122和栅电极124的材料的多余部分。然后可以执行诸如回蚀刻的凹进工艺，以使栅极电介质122和栅电极124的顶表面从电介质鳍84的顶表面凹进。定时蚀刻可以使用各种工艺来停止对栅极电介质122和栅电极124的蚀刻，使得栅电极124的顶表面相对于最顶部的第二纳米结构56b具有期望的高度h5。高度h5可以在约6nm至约30nm的范围内。栅极电介质122和栅电极124的材料的保留部分因此形成所得纳米fet的替换栅极结构120。
79.然后将蚀刻停止层126沉积在凹进的栅极结构120上方。蚀刻停止层126可以包括以通过ald、cvd、pvd等沉积的导电材料，例如具有不同于随后形成的栅极掩模的蚀刻速率的钨、钌、钴、铜、钼、镍、其组合等。在一些实施例中，蚀刻停止层126由钨(例如无氟钨)形成，其通过选择性沉积工艺(例如选择性cvd工艺)沉积。因为蚀刻停止层126由导电材料形成，所以它可以起到停止蚀刻的作用，并且还可以用于调整对栅极结构120的接触电阻。
80.区50n和区50p中的栅极电介质122的形成可以同时发生，使得每个区中的栅极电介质122由相同的材料形成，并且栅电极124的形成可以同时发生，使得每个区中的栅电极124由相同的材料形成。在一些实施例中，每个区中的栅极电介质122可以通过不同的工艺形成，使得栅极电介质122可以是不同的材料，和/或每个区中的栅极电极124可以通过不同的工艺形成，使得栅极电极124可以是不同的材料。当使用不同的工艺时，可以使用各种掩模步骤来掩盖和暴露适当的区。例如，在所示的实施例中，在区50n和区50p中形成不同材料的栅电极124。
81.如图19b所示，相同叉板结构80的沟道区88周围的栅电极124可以物理耦合和电耦合。这样的耦合在一些cmos工艺中可能是有利的。例如，当纳米fet用于形成反相器、栅极、存储器等时，直接连接栅电极124可以允许减少栅极接触件的数量。相邻叉板结构80的沟道区88周围的栅电极124被电介质鳍84物理隔离和电隔离。
82.在图20a、图20b和图20c中，在每个栅极结构120上，例如在每个蚀刻停止层126上形成栅极掩模128。因此，每个栅极掩模128设置在栅极间隔件98的相对部分之间。形成栅极掩模128包括在凹进的栅极结构120上方形成电介质材料，然后执行平坦化工艺以去除在第一ild 114上方延伸的电介质材料的多余部分。电介质材料可以由低k电介质材料(例如，从衬层64的候选电介质材料中选出的一种)形成，低k电介质材料可以通过共形沉积工艺(诸如从形成衬垫层64的候选方法中选择的一种)来沉积。
83.然后将第二ild 132沉积在栅极掩模128、第一ild 114和栅极间隔件98上方。第二ild 132可以由选自第一ild 114的相同候选材料组的材料形成，并且可以使用选自用于沉积第一ild 114的相同候选方法组中的方法沉积。第一ild 114和第二ild 132可以由相同的材料形成，或者可以包括不同的材料。在形成之后，第二ild 132可以例如通过cmp被平坦化。
84.在一些实施例中，蚀刻停止层130形成在第二ild 132与栅极掩模128、第一ild 114和栅极间隔件98中的每个之间。蚀刻停止层130可以包括电介质材料(例如氮化硅、氧化硅、氧氮化硅等)，具有与第二ild 132的材料不同的蚀刻速率。
85.在图21a、图21b和图21c中，在第二ild 132、蚀刻停止层130、第一ild 114、cesl 112、电介质层110和sti区78中形成源极/漏极接触开口134。源极/漏极接触开口134暴露出外延源极/漏极区106的多个顶表面和侧表面。源极/漏极接触开口134还暴露出电源轨接触件74的顶表面，并且可以暴露出半导体鳍54的部分。可以使用可接受的光刻和蚀刻技术来形成源极/漏极接触开口134。可以使用多个蚀刻步骤来形成源极/漏极接触开口134。如上所述，cesl 112由对电介质层110进行蚀刻具有高蚀刻选择性的材料形成。形成源极/漏极接触开口的蚀刻步骤中的一个是对电介质层110具有选择性的蚀刻工艺(例如，以比cesl 112的材料更快的速率蚀刻电介质层110的材料)。因此，可以改善源极/漏极接触开口134的下部的深宽比，有助于确保暴露出电源轨接触件74的顶表面的足够面积，这可以减小纳米
fet的接触电阻。具体地，源极/漏极接触开口134的下部的宽度w6(在电介质鳍84的侧壁和外延源极/漏极区106的侧表面之间测量)在约4nm至约20nm的范围内，源极/漏极接触开口134的下部可以具有在约32nm至约80nm的范围内的高度h6(在电源轨接触件74的顶表面和外延源极/漏极区106的顶表面之间测量)，高度h6与宽度w6的比率在约1.6：1至约20：1的范围内。
86.在所示的实施例中，源极/漏极接触开口134以自对准图案化方法形成，使得在图21a的截面中去除了所有的第一ild 114。在另一个实施例中，可以使用其他图案化方法，使得一些第一ild 114保留在图21a的截面中。
87.在图21a所示的实施例中，发生外延源极/漏极区106的蚀刻，使得源极/漏极接触开口134部分地延伸到外延源极/漏极区106中。在另一个实施例中，源极/漏极接触开口134不延伸到外延源极/漏极区106中。
88.在图22a、图22b和图22c中，金属
‑
半导体合金区136可选地形成在源极/漏极接触开口134中，诸如在外延源极/漏极区106的被源极/漏极接触开口134暴露的部分上。金属
‑
半导体合金区136可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区，由金属锗化物(例如，锗化钛、钴化锗、镍化锗等)形成的锗化物区，由金属硅化物和金属锗化物两者形成的硅锗硅区等。可以通过在源极/漏极接触开口134中沉积金属然后执行热退火工艺来形成金属半导体合金区136。金属可以是能够与外延源极/漏极区106的半导体材料(例如，硅、硅锗、锗等)反应以形成低电阻的金属半导体合金的任何金属，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金。可以通过诸如ald、cvd、pvd等的沉积工艺来将金属沉积至约1nm至约10nm范围内的厚度。在一个实施例中，金属
‑
半导体合金区136是由钛
‑
硅形成的硅化物区。在热退火工艺之后，可以执行诸如湿清洁的清洁工艺以从源极/漏极接触开口134(诸如从电源导轨接触件74、sti区域78和半导体鳍54的表面)去除任何残留的金属。
89.可以通过控制沉积的金属的厚度以形成金属
‑
半导体合金区136来将金属
‑
半导体合金区136形成为期望的厚度。金属
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半导体合金区136的厚度t1可以在约2.5nm至约7.5nm的范围内。在一些实施例中，用于形成金属
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半导体合金区136的金属通过诸如ald的均匀沉积工艺来沉积，使得金属
‑
半导体合金区136具有均匀的厚度。在一些实施例中，用于形成金属
‑
半导体合金区136的金属是通过诸如pvd的非均匀沉积工艺沉积的，使得金属
‑
半导体合金区136具有非均匀的厚度。例如，外延源极/漏极区106的顶表面上的金属半导体合金区136的部分可以具有比外延源极的侧表面上的金属半导体合金区136的部分更大的厚度t1。在外延源极/漏极区106的顶表面和侧表面上形成金属
‑
半导体合金区136可以增加与外延源极/漏极区106的接触面积，从而与仅在外延源极/漏极区106的顶表面上形成金属
‑
半导体合金区136相比，可以降低接触电阻。
90.在图23a、图23b和图23c中，在源极/漏极接触开口134中形成源极/漏极接触件138。在源极/漏极接触开口134中形成诸如扩散阻挡层、粘附层等的衬垫材料和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。衬垫可以通过共形沉积工艺沉积，例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等。在一些实施例中，衬垫可以包括粘合层，并且粘合层的至少部分可以被处理以形成扩散阻挡层。导电材料可以是钨、钌、钴、铜、钼、镍、其组合等。可以通过ald、cvd、pvd等来沉积导电材料。可以执行诸如cmp的平坦化工
艺以从第二ild 132的顶表面去除多余的材料。源极/漏极接触开口134中的剩余衬垫和导电材料形成源极/漏极接触件138。漏极接触件138物理耦合和电耦合到电源轨接触件74和金属半导体合金区136(如果存在)或外延源极/漏极区106。
91.源极/漏极接触件138具有下部(在电介质鳍84和外延源极/漏极区106之间)和上部(在外延源极/漏极区106上方)。源极/漏极接触件138的下部可以具有在约4nm至约20nm范围内的宽度w7(在电介质鳍84的侧壁与金属
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半导体合金区136的侧表面之间测量)。源极/漏极接触件138的下部的高度h7(在电源轨接触件74的顶表面和金属半导体合金区136的顶表面之间测量)在约32nm至约200nm的范围内。纳米源极/漏极接触件138的上部的高度h8(在源极/漏极接触件138的顶表面与金属半导体合金区136的顶表面之间测量)可以在约1nm至约50nm的范围内。
92.源极/漏极接触件138将外延源极/漏极区106连接到电源轨接触件74。因此，不需要在电源轨接触件74上形成金属半导体合金区。换句话说，电源轨接触件74的所有表面没有金属
‑
半导体合金区。因此可以降低制造成本。
93.还形成延伸穿过第二ild 132、蚀刻停止层130、栅极掩模128和蚀刻停止层126的栅极接触件140。作为形成栅极接触件140的示例，穿过第二ild 132、蚀刻停止层130、栅极掩模128和蚀刻停止层126形成接触开口。可以使用可接受的光刻和蚀刻技术形成接触开口。在接触开口中形成诸如扩散阻挡层、粘附层等的衬垫以及导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。衬垫可以通过共形沉积工艺沉积，例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等。在一些实施例中，衬垫可包括粘合层，并且粘合层的至少部分可以被处理以形成扩散阻挡层。导电材料可以是钨、钴、钌、铝、镍、铜、铜合金、银、金等。可以通过ald、cvd、pvd等来沉积导电材料。可以执行诸如cmp的平坦化工艺以从第二ild 132的顶表面去除多余的材料。接触开口中的保留衬垫和导电材料形成栅极接触件140。栅极接触件140物理耦合和电耦合到栅电极124。栅接触140可以具有在约1nm到约50nm范围内的总高度。
94.栅极接触件140可以在源极/漏极接触件138之前、之后或之后形成。在形成完成之后，第二ild 132、源极/漏极接触件138和栅极接触件140的顶表面共面(在内部)。在所示的实施例中，源极/漏极接触件138和栅极接触件140形成在不同的截面中，从而降低了接触件短路的风险。在另一实施例中，一些/全部源极/漏极接触件138和栅极接触件140可以形成在相同的截面中。
95.如将在下面更详细地讨论的，将在衬底50上方形成第一互连结构(例如，前侧互连结构)。然后将移除部分或全部衬底50，并用第二互连结构代替(例如背侧互连结构)。因此，在前侧互连结构和背侧互连结构之间形成有源器件的器件层150。前侧和背侧互连结构均包括电连接至器件层150的纳米fet的导电部件。前侧互连结构的导电部件(例如，金属化图案，也称为互连件)将电连接到外延源极/漏极区106和栅电极124的前侧以形成功能电路，例如逻辑电路、存储电路、图像传感器电路等。背侧互连结构的导电部件(例如，电源轨)将电连接到外延源极/漏极区106的背侧，以向功能电路提供参考电压、电源电压等。尽管器件层150被描述为具有纳米fet，但是其他实施例可以包括具有不同类型的晶体管(例如，平面fet、finfet、tft等)的器件层150。
96.图24a至图29c是根据一些实施例的在半导体器件的制造中的中间阶段的截面图。
具体地，示出了纳米fet的器件层的制造。图23a、图24a、图25a、图26a、图27a、图28a和图29a是沿着图1中的参考截面a
‑
a示出的截面图，除了示出了两个栅极结构。图23b、图24b、图25b、图26b、图27b、图28b和图29b是沿着图1中的参考截面b
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b示出的截面图，除了示出了四个鳍。图23c、图24c、图25c、图26c、图27c、图28c和图29c是沿图1中的参考截面c
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c示出的截面图，除了示出了四个鳍。图23a、图24a、图25a、图26a、图27a、图28a和图29a可以适用于n型区50n和p型区50p。在每个附图所附的文字中描述了n型区50n和p型区50p的结构上的差异(如果有的话)。
97.在图24a、图24b和图24c中，互连结构160形成在器件层150上，例如在第二ild 132上。互连结构160也可以称为前侧互连结构，因为它形成在衬底50/器件层150的前侧(例如，衬底50上形成器件层150的一侧，例如具有半导体层50a的一侧)。
98.互连结构160可以包括形成在一个或多个堆叠的电介质层164中的一层或多层导电部件162。每个电介质层164可以包括电介质材料，例如低k电介质材料、额外的低k电介质、(elk)电介质材料等。可以使用诸如cvd、ald、pvd、pecvd等的适当工艺来沉积电介质层164。
99.导电部件162可以包括导电线和互连导电层的导电通孔。导电通孔可以延伸穿过相应的电介质层164，以提供导线层之间的垂直连接。可以通过任何可接受的工艺来形成导电部件162。例如，导电部件162可以通过镶嵌工艺形成，例如单镶嵌工艺、双镶嵌工艺等。在镶嵌工艺中，利用光刻和蚀刻技术的组合对相应的电介质层164进行图案化，以形成与导电部件162的期望图案相对应的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘附层，并且该沟槽然后可以用导电材料填充。用于阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛等，并且适合于导电材料的材料包括钨、钌、钴、铜、钼、镍、它们的组合等。在一个实施例中，可以通过沉积铜或铜合金的晶种层，并通过电镀填充沟槽来形成导电部件162。化学机械平坦化(cmp)工艺等可以用于从相应的电介质层164的表面去除过量的导电材料，并且平坦化该表面以用于后续处理。
100.在示出的示例中，示出了五层导电部件162和电介质层164。然而，应当理解，互连结构160可以包括设置在任意数量的电介质层中的任意数量的导电部件。互连结构160的导电部件162电连接到栅极接触件140和源极/漏极接触件138以形成功能电路。换句话说，导电部件162将外延源极/漏极区106和栅电极124互连。在一些实施例中，由互连结构160形成的功能电路可以包括逻辑电路、存储器电路、图像传感器电路等。第二ild132、源极/漏极接触件138和栅极接触件140也可以被认为是互连结构160的部分，诸如互连结构160的第一层级的导电部件的部分。
101.然后通过接合层168(例如，包括接合层168a、168b)将载体衬底166接合到互连结构160的顶表面。载体衬底166可以是玻璃载体衬底、陶瓷载体衬底、半导体衬底(例如硅衬底)、晶圆(例如硅晶圆)等。载体衬底166可以在随后的处理步骤期间以及在完成的器件中提供结构支撑。载体衬底166基本上没有任何有源或无源器件。
102.在各种实施例中，可以使用诸如电介质与电介质接合的合适技术将载体衬底166接合至互连结构160。电介质与电介质接合可以包括分别在互连结构160和载体衬底166上沉积接合层168a、168b。在一些实施例中，接合层168a包括通过cvd、ald、pvd等沉积的氧化硅(例如，高密度等离子体(hdp)氧化物等)。接合层168b同样可以是在使用例如cvd、ald、
pvd、热氧化等进行接合之前形成的氧化物层。其他合适的材料也可以用于接合层168a、168b。
103.电介质与电介质结合工艺可以进一步包括对一个或多个接合层168进行表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中进行。在等离子体处理之后，表面处理可以进一步包括可以施加到一个或多个粘结层168的清洁工艺(例如，用去离子水冲洗等)。然后，将载体衬底166与互连结构160对准并且两者相互压紧以启动载体衬底166到互连结构160的预粘结。该预粘结可以在室温下(例如，在约20℃至约25℃的范围内)。在预粘结之后，可以通过例如将互连结构160和载体衬底166加热到约170℃的温度来施加退火工艺。
104.在图25a、图25b和图25c中，中间结构被翻转，使得衬底50的背侧朝上。衬底50的背侧是指与衬底50的在其上形成器件层150的前侧相对的一侧。然后使衬底50减薄以去除(或至少减小其厚度)衬底50的背侧部分，诸如绝缘体层50b和衬底芯50c。减薄工艺可以包括平坦化工艺(例如，机械研磨、化学机械抛光(cmp)等)、回蚀刻工艺、其组合等。减薄工艺在器件层150的背侧暴露衬层64和半导体鳍54的表面。
105.在图26a、图26b和图26c中，半导体鳍54被去除以形成凹部142。每个凹部142被设置在电介质壁68和电源轨接触件74之间。可以使用可接受的光刻和蚀刻技术去除半导体鳍54。例如，利用对半导体鳍54具有选择性的蚀刻工艺(例如，以比衬层64和外延源极/漏极区106的材料更快的速率蚀刻半导体鳍54的材料)。在去除期间，当蚀刻半导体鳍54时，外延源极/漏极区106的下层(例如，第一半导体材料层106a)可以用作蚀刻停止层。外延源极/漏极区106的下层(例如，第一半导体材料层106a)可以在半导体鳍54的去除期间被去除(或者可以不被去除)。
106.在图27a、图27b和图27c中，电介质鳍144形成在凹部142中，例如在外延源极/漏极区106上。电介质鳍144代替半导体鳍54，这可以帮助减小寄生电容和/或产生的纳米fet的泄漏电流，从而改善其性能。电介质鳍144可以由可以通过热氧化或共形沉积工艺(例如选自衬层64的候选方法中的一种)形成的低k电介质材料(例如选自形成衬层64的候选电介质材料中的一种)、高k电介质材料(例如选自衬层64的候选电介质材料中的一种)、其组合等形成。在所示的实施例中，电介质鳍144包括第一电介质层144a和在第一电介质层144a上的第二电介质层144b，其中第一电介质层144a由氮化硅形成并且第二电介质层144b由氧化硅形成。形成第一电介质层144a(例如，氮化物)可以帮助避免在形成第二电介质层144b(例如，氧化物)期间外延源极/漏极区106和栅极结构120的氧化。
107.在沉积电介质鳍144的材料之后，施加去除工艺以去除在电源轨接触件74和电介质壁68上方的电介质鳍144和衬层64的过量材料。在实施例中，可以利用诸如化学机械抛光(cmp)的平坦化工艺、回蚀刻工艺、其组合等。平坦化工艺暴露了电源轨接触件74和电介质壁68，使得在平坦化工艺完成之后，电源轨接触件74、电介质壁68、衬垫层64和电介质鳍144的顶面是共面的(在工艺变化内)。在平坦化工艺之后，第一电介质鳍的厚度可以在约2nm至约10nm的范围内，第二电介质层144b的高度可以在约8nm至约70nm的范围内。电介质鳍144的总高度可以在约24nm至约80nm的范围内，并且电源轨接触件74的高度h1可以在约20nm至约60nm的范围内。
108.将电源轨接触件74埋在sti区78下可以使它们通过平面化工艺暴露，从而避免了
需要在电源轨接触件74的背侧刻蚀接触开口。用于背侧处理的覆盖工艺窗口可以因此被拓宽了。此外，因为在该处理步骤中电源轨道接触件74已经连接到外延源极/漏极区106，所以不需要在电源轨道接触件74的背侧上形成金属半导体合金区。因此可以改善到纳米fet的接触电阻。
109.在图28a、图28b和图28c中，互连结构170形成在器件层150的背侧处，例如在电源轨接触件74、电介质壁68和电介质鳍144上。互连结构170由于其形成在器件层150的背侧上，因此也可以称为背侧互连结构。互连结构170的组件可以类似于互连结构160。例如，互连结构170可以包括与互连结构160相似的材料并且可以使用与互连结构160类似的工艺来形成。具体地，互连结构170可以包括在堆叠的电介质层174中形成的导电部件172的堆叠层。导电部件172可以包括布线(例如，用于布线到随后形成的接触焊盘和外部连接器)。导电部件172可以进一步包括在电介质层174中延伸的导电通孔，以在导电线的堆叠层之间提供垂直互连。在形成之后，导电部件172可具有在约1nm至约50nm范围内的厚度。电源轨接触件74将互连结构170的导电部件172连接到器件层150的晶体管和互连结构160的导电部件162。
110.导电部件172中的一些或全部是电源轨线172p，其是将外延源极/漏极区106电连接到参考电压、电源电压等的导线。例如，电源轨线172p可以是互连结构160的第一层级导线。通过将电源轨线172p放置在器件层150的背侧而不是器件层150的前侧，可以实现优势。例如，可以增加纳米fet的栅极密度和/或互连结构160的互连密度。此外，器件层150的背侧可以容纳更宽的电源轨，从而减小了电阻并提高了向纳米fet的功率传输效率。例如，导电部件172的宽度可以是互连结构160的第一层级导电线(例如，导电线162a)的宽度的至少两倍。
111.在一些实施例中，互连结构170的导电部件可以被图案化以包括一个或多个嵌入式无源器件，诸如电阻器、电容器、电感器等。嵌入式无源器件可以与导电部件172(例如，电源轨线172p)集成在一起，以在器件层150的背侧提供电路(例如，电源电路)。
112.在图29a、图29b和图29c中，在互连结构170上方形成钝化层182、ubm 184和外部连接器186。钝化层182可以包括诸如聚酰亚胺、聚苯并恶唑(pbo)、苯并环丁烯(bcb)的聚合物、基聚合物等。替代地，钝化层182可以包括无机电介质材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。钝化层182的材料可以通过例如cvd、pvd、ald等沉积。
113.穿过钝化层182形成到互连结构170的导电部件172的ubm 184，并且在ubm 184上形成外部连接器186。ubm184可以包括一层或多层铜、镍、金或通过镀工艺等形成。外部连接器186(例如，焊料球)形成在ubm 184上。外部连接器186的形成可以包括将焊料球放置在ubm 184的暴露部分上，然后使焊料球回流。在替代实施例中，外部连接器186的形成包括执行镀覆步骤以在最顶部的导电部件172上方形成焊料区，然后使焊料区回流。在另一个实施例中，外部连接器186是具有基本垂直的侧壁的金属连接器，例如微凸块。ubm 184和外部连接器186可以用于提供到其他电气组件(诸如其他器件管芯、重分配结构、印刷电路板(pcb)、母板等)的输入/输出连接。ubm 184和外部连接器186也可以称为背侧输入/输出焊盘，其可以提供信号、参考电压、电源电压和/或接地连接至器件层150的纳米fet。
114.实施例可以实现优点。将电源轨接触件74埋在sti区78之下可以使它们的背侧通过平坦化工艺暴露出来，从而避免了蚀刻到电源轨接触件74背侧的接触孔的需要。此外，由
于电源轨接触件74通过源极/漏极接触件138连接到外延源极/漏极区106，不需要在电源轨接触件74的背侧上形成金属
‑
半导体合金区。因此，可以改善到纳米fet的接触电阻。
115.在一个实施例中，一种方法包括：在衬底上方形成叉板结构；在所述叉板结构附近形成电源轨接触件；在所述电源轨接触件上形成隔离区，所述叉板结构从所述隔离区突出；在所述叉板结构中生长第一源极/漏极区；在所述第一源极/漏极区上沉积层间电介质(ild)；以及形成穿过所述ild和所述隔离区的源极/漏极接触件，所述源极/漏极接触件连接到所述第一源极/漏极区和所述电源轨接触件。
116.在该方法的一些实施例中，叉板结构包括第一纳米结构、第二纳米结构以及在第一纳米结构和第二纳米结构之间的电介质壁，第一源极/漏极区邻接第一纳米结构，该方法进一步包括：在叉板结构中生长第二源极/漏极区，第二源极/漏极区邻接第二纳米结构，电介质壁设置在第一源极/漏极区和第二源极/漏极区之间。在一些实施例中，该方法还包括：在第一纳米结构周围形成第一栅极结构。在第二纳米结构周围形成第二栅极结构，第二栅极结构连接到第一栅极结构。在该方法的一些实施例中，第一纳米结构、第二纳米结构和电介质壁在第一方向上具有平行的纵轴，并且电介质壁设置在第一源极/漏极区与在第二方向上的第二源极/漏极区之间，第一方向垂直于第二方向。在该方法的一些实施例中，形成电源轨接触件包括：在叉板结构上和叉板结构附近沉积导电层。去除叉板结构上的导电层的部分，电源轨接触件包括邻近叉板结构保留的导电层的部分。在该方法的一些实施例中，形成隔离区包括：在叉板结构和电源轨接触件上沉积电介质层。去除叉板结构上的电介质层的部分，隔离区包括电介质层的保留在电源轨上的部分。在该方法的一些实施例中，形成叉板结构包括：形成从衬底延伸的第一鳍结构和第二鳍结构；在第一鳍结构和第二鳍结构上方和第一鳍结构与第二鳍结构之间沉积电介质层；去除第一鳍结构和第二鳍结构上方的电介质层的部分以形成电介质壁，电介质壁包括电介质层的保留在第一鳍结构和第二鳍结构之间的部分。在一些实施例中，该方法还包括：在隔离区上形成电介质鳍，在生长第一源极/漏极区之后，将第一源极/漏极区与电介质鳍分离；在生长第一源极/漏极区之后，在电介质鳍和第一源极/漏极区之间沉积电介质层，ild沉积在电介质层上。在该方法的一些实施例中，形成源极/漏极接触件包括：蚀刻穿过ild、电介质层和隔离区的开口，ild中的开口的部分暴露第一源极/漏极区的顶表面，电介质层中的开口的部分暴露第一源极/漏极区和侧面，隔离区中的开口的部分暴露电源轨接触件；在第一源极/漏极区上以及在开口中形成金属
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半导体合金区，在第一源极/漏极区的顶表面上的金属
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半导体合金区的部分具有第一厚度，金属
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半导体合金区在第一源极/漏极区的侧面上的部分具有第二厚度，第一厚度大于或等于第二厚度；在金属半导体合金区上形成源极/漏极接触件，并在开口处露出电源轨接触件的部分。
117.在一个实施例中，一种器件包括：电源轨接触件；隔离区，位于电源轨接触件上；第一电介质鳍，位于隔离区上；第二电介质鳍，邻近隔离区和电源轨接触件；第一源极/漏极区，位于第二电介质鳍上；源极/漏极接触件，位于第一源极/漏极区和第一电介质鳍之间，源极/漏极接触件接触第一源极/漏极区的顶表面、第一源极/漏极区的侧面和电源轨接触件的顶表面。
118.在一些实施例中，该器件进一步包括：衬层，设置在第一电介质鳍和隔离区中的每个与电源轨接触件之间。在一些实施例中，该器件进一步包括：金属半导体合金区，在源极/
漏极接触件和第一源极/漏极区之间，在第一源极/漏极区的顶表面上的金属半导体合金区的部分具有第一厚度，在第一源极/漏极区的侧面上的金属半导体合金区的部分具有第二厚度，第一厚度大于或等于第二厚度。在该器件的一些实施例中，第一厚度和第二厚度在2.5nm至7.5nm的范围内。在该器件的一些实施例中，电源轨接触件和第二电介质鳍的背侧是共面的。在一些实施例中，该器件还包括：第二电介质层，位于电源轨接触件和第一电介质鳍的背侧上；电源轨线，位于第二电介质层中，电源轨线连接到电源轨接触件。在该器件的一些实施例中，电源轨接触件的表面没有金属
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半导体合金区。在一些实施例中，该器件进一步包括：电介质层，横向地设置在第一电介质鳍和第一源极/漏极区之间，源极/漏极接触件延伸穿过电介质层；层间电介质层(ild)，位于电介质层、第一电介质鳍和第二电介质鳍上，源极/漏极接触件延伸穿过ild。
119.在一个实施例中，一种器件包括：第一互连结构，包括金属化图案；第二互连结构，包括电源轨线；器件层，位于第一互连结构和第二互连结构之间，该器件层包括：晶体管，包括源极/漏极区；电源轨接触件，连接到电源轨线；源极/漏极接触件，连接到电源轨接触件、源极/漏极区和金属化图案。
120.在器件的一些实施例中，器件层还包括：隔离区，将晶体管与器件层的其他晶体管隔离，电源轨接触件埋在隔离区中。在器件的一些实施例中，源极/漏极区具有小平面的顶表面和小平面的侧面，源极/漏极极接触件沿着小平面的顶表面和小平面的侧面延伸。
121.上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。