半导体器件及其形成方法与流程

1.本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。


背景技术：

2.随着科学技术的不断发展，越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了局的便利，成为当前人们不可或缺的重要工具。
3.半导体器件是电子设备实现各种功能集成电路的主要元件。而随着集成电路的发展，单芯片系统集成成为趋势；例如在同一芯片上集成电源管理电路或是存储电路。为了实现设定功能以及性能参数，需要采用同时具有高压器件(如高压mos)功能以及低压器件(低压mos)的半导体器件。这样需要在同一半导体器件一体集成高压器件区与低压器件区，以分别实现高压器件的功能以及低压器件的功能。
4.现有技术在制作上述半导体器件时，高压器件区通常需要采用较大厚度的栅极层，用于在执行较高能量注入以形成掺杂区在栅极层两侧时能够阻挡较大的能量注入。但是与之矛盾的是，低压器件区则一般采用较薄的栅极层来实现较快的器件响应速度。而分别位于低压器件区和高压器件区的栅极层的厚度不同，从而导致高压器件和低压器件很难集成在一起。为了解决该问题，现有技术中，栅极层一般是采用一个折中的厚度，该厚度小于高压器件区需要阻挡较大能量注入的最优厚度，大于低压器件区需要实现较快器件响应速度的最优厚度，这样会导致高压器件区以及低压器件区的性能均有一定的降低，使得半导体器件的整体性能较差。


技术实现要素：

5.本发明的目的在于提供一种半导体器件形成方法及，以解决现有的高压器件和低压器件集成时，半导体器件的整体性能较差的问题。
6.为解决上述技术问题，本发明提供一种半导体器件的形成方法，所述形成方法包括：
7.提供衬底，所述衬底包括低压器件区和高压器件区；
8.在所述衬底上形成图形化的栅极层和硬掩膜层，所述栅极层包括厚度相等的第一栅极和第二栅极，所述第一栅极位于所述低压器件区中，所述第二栅极位于所述高压器件区中，所述硬掩膜层包括第一掩膜结构和第二掩膜结构，所述第一掩膜结构位于所述第一栅极上并与所述第一栅极对准，所述第二掩膜结构位于所述第二栅极上并与所述第二栅极对准；
9.基于所述第一掩膜结构和所述第一栅极，对所述低压器件区执行第一离子注入工艺，以在所述第一栅极两侧的衬底中形成第一掺杂区；
10.基于所述第二掩膜结构和所述第二栅极，对所述高压器件区执行第二离子注入工艺，以在所述第二栅极两侧的衬底中形成第二掺杂区。
11.可选的，所述第二离子注入工艺的离子注入能量高于所述第一离子注入工艺的例子中注入能量。
12.可选的，所述第一栅极的宽度为40nm～1000nm，所述第二栅极的宽度为 500nm～2000nm。
13.可选的，形成栅极层和硬掩膜层的方法包括：
14.在所述衬底上依次形成栅极材料层、硬掩膜材料层和图案化的牺牲层；
15.以所述牺牲层为掩膜，依次刻蚀所述硬掩膜材料层和所述栅极材料层，以形成硬掩膜层和栅极层，其中所述栅极层包括厚度相等的第一栅极和第二栅极，所述硬掩膜层包括与所述第一栅极对准的第一掩膜结构和与所述第二栅极对准的第二掩膜结构。
16.可选的，在执行所述第一离子注入工艺之前，所述方法还包括：在所述高压器件区形成第一阻挡结构，所述第一阻挡结构覆盖所述第二硬掩模层和所述第二栅极，并位于所述高压器件区的所述衬底上。
17.可选的，在执行所述第二离子注入工艺之前，所述方法还包括：在所述低压器件区形成第二阻挡结构，所述第二阻挡结构覆盖所述第一硬掩模层和所述第一栅极，并位于所述低压器件区的所述衬底上。
18.可选的，在形成所述栅极层之前，所述方法还包括：
19.在所述衬底上形成栅氧化层，其中位于所述低压器件区的所述栅氧化层的厚度小于位于所述高压器件区的所述栅氧化层的厚度。
20.可选的，所述栅极层的厚度为：
21.可选的，在形成所述第一掺杂区和所述第二掺杂区之后，所述方法还包括：
22.去除所述第一掩膜结构和所述第二掩膜结构，并在所述第一栅极和所述第二栅极的侧壁形成侧墙；
23.基于所述第一栅极和位于第一栅极侧壁上的侧墙，进行离子注入以形成第三掺杂区，以及，基于所述第二栅极和位于第二栅极侧壁上的侧墙，进行离子注入以形成第四掺杂区。
24.为解决上述问题，本发明还提供一种半导体器件，所述半导体器件通过如上述任意一项所述的半导体器件形成方法制备而成。
25.本发明提供的一种半导体器件的形成方法中，其利用层叠设置的第一栅极和第一掩膜结构对低压器件区执行第一离子注入工艺，有利于强化第一栅极对离子的阻挡能力；以及，基于层叠的第二栅极和第二掩膜结构对高压器件区执行高能量的第二离子注入工艺，从而能够利用第二掩膜结构弥补第二栅极对第二离子注入的离子阻挡能力的不足，进而使得第一栅极和第二栅极在厚度均相同的情况下，仍能够实现低压器件区和高压器件区的离子注入性能较佳，以使高压器件和低压器件的性能均能够得以提升。
附图说明
26.图1是本发明一实施例中的半导体器件的形成方法的流程图；
27.图2～图8是本发明一实施例中的半导体器件的形成方法的过程示意图；
28.其中，附图标记如下：
[0029]1‑
衬底；
[0030]2‑
栅氧化层；
[0031]3‑
栅极层；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
31
‑
第一栅极；
[0032]
32
‑
第二栅极；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
30
‑
栅极材料层；
[0033]4‑
掩膜层；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
41
‑
第一掩膜结构；
[0034]
42
‑
第二掩膜结构；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
40
‑
掩膜材料层；
[0035]
50
‑
抗反射层；
[0036]6‑
光阻层；
[0037]7‑
第一阻挡结构；
[0038]8‑
第二阻挡结构；
[0039]9‑
侧墙；
[0040]
10
‑
介质层；
[0041]
11
‑
插塞；
[0042]
11a
‑
第一掺杂区；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
11b
‑
第二掺杂区；
[0043]
12a
‑
第三掺杂区；
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12b第四掺杂区；
[0044]
a1
‑
低压器件区；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
a2
‑
高压器件区。
具体实施方式
[0045]
以下结合附图和具体实施例对本发明提出的半导体器件及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
[0046]
在步骤s10中，如图2所示，提供衬底1，所述衬底1具有高压器件区a1 和低压器件区a2。
[0047]
其中，所述衬底1可以为可以包括半导体化合物、导体材料或者它们的任意组合，可以为单层结构，也可以包括多层结构。因此，衬底可以是诸如si、 sige、sigec、sic、gaas、inas、inp和其它的iii/v或ii/vi化合物半导体的半导体材料。也可以包括诸如，例如si/sige、si/sic、绝缘体上硅(soi)或绝缘体上硅锗的层状衬底。
[0048]
在步骤s20中，重点参照图3所示，在所述衬底1上依次形成图形化的栅极层3和硬掩膜层4，其中，所述栅极层3包括厚度相等的第一栅极31和第二栅极32，所述第一栅极31位于所述低压器件区a1中，所述第二栅极32位于所述高压器件区a2中，所述硬掩膜层4包括第一掩膜结构41和第二掩膜结构42，所述第一掩膜结构41位于所述第一栅极31上并与所述第一栅极31对准，所述第二掩膜结构42形成在所述第二栅极32上并与所述第二栅极32对准。
[0049]
其中，参图2到图3所示，形成栅极层3和硬掩膜层4的方法包括如下步骤一和步骤二。
[0050]
在步骤一中，如图2所示，在所述衬底1上依次形成栅极材料层30、硬掩膜材料层40和图形化的牺牲层6。在本实施例中，所述牺牲层6可以为正光阻，也可以为负光阻，所述牺牲层6的特性在此不做具体限定，以实际应用为准。
[0051]
在步骤二中，参图2并结合图3所示，以所述牺牲层6为掩膜，依次刻蚀所述硬掩膜
材料层40和所述栅极材料层30，以形成栅极层3和硬掩膜层4；其中，所述栅极层3包括厚度相等的第一栅极31和第二栅极32，所述硬掩膜层4 包括与所述第一栅极31对准的第一掩膜结构41和与所述第二栅极32对准的第二掩膜结构42。其中，所述硬掩膜层4的厚度为所述栅极层3 的厚度为：以及，所述硬掩膜层4的材料为氮化硅或氮氧化硅，其中，所述氮氧化硅中的氮和氧的比例以及所述氮化硅中氮、硅的比例可依据实际情况调整。在此不做具体限定。
[0052]
以及，参图2所示，在所述硬掩膜材料层40上形成牺牲层6之前，所述方法还包括：在所述硬掩膜材料层40上形成抗反射材料层50。所述抗反射材料层 50用于提升光刻性能。
[0053]
其中，在本实施例中，以及，位于低压器件区中的所述第一栅极31的宽度小于位于高压器件区中的所述第二栅极32的宽度，例如所述第一栅极31的宽度为40nm～1000nm，所述第二栅极32的宽度为500nm～2000nm。
[0054]
进一步的，在形成所述栅极层3之后，所述方法还包括：去除所述牺牲层6 和所述抗反射层(图未示)；其中，可通过烧氧法去除所述牺牲层6和所述抗反射层(图未示)。
[0055]
此外，继续参照图2～图4所示，在形成所述栅极材料层30之前，所述方法还包括：在所述衬底1上形成栅氧化层2，其中位于所述低压器件区a1中的所述栅氧化层2的厚度小于位于所述高压器件区a2中的所述栅氧化层2的厚度。可选的，位于所述低压器件区a1中的栅氧化层2的厚度为位于所述高压器件区a2中的栅氧化层2的厚度为在实施例中，可通过热氧化法形成所述栅氧化层2。
[0056]
进一步的，在本实施例中，刻蚀所述栅极材料层30的方法为干法刻蚀，所述干法刻蚀的刻蚀气体对所述栅极材料层30和所述栅氧化层3的刻蚀选择比大于10:1。由于所述刻蚀气体对所述栅极材料层30和所述栅氧化层3具有较高的刻蚀选择比，如此则在刻蚀所述栅极材料层30时，所述栅氧化层3不会被破坏。
[0057]
在步骤s30中，参照图4所示，基于所述第一掩膜结构41和所述第一栅极 31，执行第一离子注入工艺，以在所述低压器件区a1的衬底1中形成第一掺杂区11a。其中，所述第一离子注入工艺注入离子可以为p型离子，也可以为n 型离子。
[0058]
本实施例中，在对所述低压器件区a1执行所述第一离子注入工艺时，可直接利用层叠的所述第一栅极31和所述第一掩膜结构41为掩模，进一步提高对离子的阻挡能力，避免了第一栅极下方的衬底被掺杂。
[0059]
继续参图4所示，在本实施例中，在执行所述第一离子注入工艺之前，所述方法还包括：在所述高压器件区a2上形成第一阻挡结构7，所述第一阻挡结构7覆盖所述第二掩膜结构42和所述第二栅极32，并位于所述高压器件区a2 的所述衬底1上。如此，则在执行所述第一离子注入工艺时，所述高压器件区 a2被保护而不会受影响。可选的，在本实施例中，所述第一阻挡结构7的材料例如为光阻。参照图5所示，在执行完所述第一离子注入工艺之后，所述第一阻挡结构7被去除，去除所述第一阻挡结构7的方法例如可以为烧氧工艺。
[0060]
在步骤s40中，继续参照图5所示，基于所述第二掩膜结构42和所述第二栅极31，执行第二离子注入工艺，以在所述衬底1的所述高压器件区a2形成第二掺杂区11b。其中，所述第二离子注入工艺注入离子可以为p型离子，也可以为n型离子。
[0061]
其中，所述高压器件区a2中的第二离子注入工艺的离子注入能量大于所述低压器
件区a1中的第一离子注入工艺的离子注入能量。而针对较高能量的第二离子注入工艺而言，本实施例中在所述第二栅极32的基础上叠加第二掩模结构 42，从而利用所述第二掩膜结构42弥补所述第二栅极32对所述第二离子注入的离子阻挡能力的不足，实现了对高能量离子注入工艺的有效阻挡。可见，本实施例中，允许高压器件区中的第二栅极32和低压器件区中的第一栅极31均具备相同的厚度，此时仍能够保证低压器件区a1和高压器件区a2的离子注入性能均较佳，进而使得高压器件和低压器件的性能均能够得以提升。
[0062]
同时，在第一栅极31和第二栅极32上增加硬掩模层4的方案相对现有技术中选取折中厚度的方案来说，还避免了第一栅极31厚度较高，而导致的容易出现栅极耗尽，器件性能下降的问题。同时，由于硬掩膜层4的阻挡性能较多晶硅的阻挡性能好，如此则需要较薄的硬掩膜层4即可实现阻挡效果，这样所述第一栅极31的厚度无须过高即可满足性能要求，又可避免当元器件密集时，因第一栅极31厚度较高，导致第一栅极31之间间隔区的深宽比较高，而出现填充性能下降的问题。同时还可以避免因所述第一栅极31的厚度较高而导致后续刻蚀时，所述第一栅极31出现裂开倾倒的问题。继续参图5所示，在本实施例中，在执行所述第二离子注入工艺之前，所述方法还包括：在所述低压器件区a1形成第二阻挡结构8，所述第二阻挡结构8覆盖所述第一掩膜结构41和所述第一栅极31，并位于所述低压器件区a1的所述衬底1上。如此，则在执行所述第二离子注入工艺时，所述低压器件区a1被保护而不会受影响。可选的，在本实施例中，所述第二阻挡结构7的材料同样可以例如为光阻。参照图6所示，在执行完所述第二离子注入工艺之后，所述第二阻挡结构7被去除，去除所述第二阻挡结构7的方法例如同样可以为烧氧工艺。
[0063]
此外，在对所述低压器件区a1执行第一离子注入工艺，以及对所述高压器件区a2执行第二离子注入工艺之前，所述方法还包括：对所述栅极层3执行氧化工艺，可采用热氧化法在所述栅极层3的顶表面和侧壁形成氧化硅层，如此以保护所述栅极层3在后续工艺中不被损坏。其中，所述氧化硅层的厚度为不被损坏。其中，所述氧化硅层的厚度为
[0064]
继续参图7～图8所示，在形成所述第一掺杂区11a和所述第二掺杂区11b 之后，所述方法还包括如下第一步骤到第二步骤。
[0065]
在第一步骤中，如图7和图8所示，去除所述第一掩膜结构41和所述第二掩膜结构42，并至少在所述第一栅极31和所述第二栅极32的侧壁形成侧墙9。
[0066]
其中，去除所述第一掩膜结构41和所述第二掩膜结构42的方法为湿法刻蚀。以及在所述第一栅极31和所述第二栅极32的侧壁形成侧墙9的方法可以包括：在所述第一栅极31和所述第二栅极32上形成侧墙材料层，刻蚀所述侧墙材料层以形成所述侧墙。其中，所述侧墙的材料为氮化硅或氮化化硅或氧化硅。可选的，所述侧墙8还可以包括多层，例如为ono层。
[0067]
在第二步骤中，基于所述第一栅极31和位于所述第一栅极31侧壁的侧墙9，进行离子注入以形成第三掺杂区12a，以及，基于所述第二栅极32和位于所述第二栅极32侧壁的侧墙9，进行离子注入形成第四掺杂区12b。
[0068]
其中，所述第三掺杂区12a和所述第四掺杂区12b的离子掺杂类型可分别根据第一掺杂区11a和第二掺杂区11b的掺杂类型对应调整，可选的可分别与第一掺杂区11a和第二掺杂区11b的掺杂类型相同。
[0069]
在本实施例中，所述第三掺杂区12a至少形成在所述第一掺杂区11a中，所述第四
掺杂区12b位于所述第二掺杂区11b内。具体的，所述第一掺杂区11a 的深度小于所述第三掺杂区12a的深度，且所述第三掺杂区12a的深度小于所述第二掺杂区11b的深度。以及，在本实施例中，所述第三掺杂区12a和所述第四掺杂区12b可以在同一步骤中完成掺杂，也可分两步骤进行。在此不做具体限定，以实际情况为准。
[0070]
此外，在上述步骤完成后，还可以在所述栅极层3上形成介质层10，所述介质层10内形成有多个导电插塞11，所述栅极层3、所述第三掺杂区12a和所述第四掺杂区12b上均电连接有所述导电插塞11。
[0071]
在本实施例中，通过上述方法制备而成的所述高压器件和所述低压器件，例如可以为低压nmos器件(lvnmos)、低压pmos器件(lvpmos)、高压nmos器件(hvnmos)，高压pmos器件(hvpmos)。
[0072]
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。