阵列基板、显示面板及其制作方法与流程

1.本技术涉及显示面板技术领域，尤其涉及一种阵列基板、显示面板及其制作方法。


背景技术：

2.近年来，显示面板的显示画质的要求越来越高，促使着显示技术的不断发展，当前产生了结合ltps(low temperature poly
‑
silicon，低温多晶硅)和igzo(indium gallium zinc oxide，氧化铟镓锌)两种技术有点的ltpo技术。
3.但是，ltps晶体管和igzo晶体管在工艺制程上可能存在不兼容的问题，若分别制作ltps晶体管和igzo晶体管，导致工艺制程较复杂。若为了简化工艺制程同时制作ltps晶体管和igzo晶体管，容易导致ltps晶体管中源漏极与有源层接触不良，进而导致ltps晶体管的电性不良。


技术实现要素：

4.本技术实施例提供一种阵列基板、显示面板及其制作方法，能够在简化工艺制程的基础上，保证晶体管电性正常，提高晶体管的稳定性。
5.本技术实施例提供了一种阵列基板，包括显示区和goa区，所述goa区包括顶栅型晶体管，所述顶栅型晶体管包括依次设置的第一有源层、第一栅极、桥接层和第一源漏极，所述显示区包括底栅型晶体管，所述底栅型晶体管包括依次设置的第二栅极、第二有源层和第二源漏极；
6.所述第一栅极与所述第二栅极同层设置，所述第一源漏极与所述第二源漏极同层设置，所述第一源漏极通过所述桥接层与所述第一有源层连接，所述桥接层与所述第二有源层同层设置。
7.可选地，所述阵列基板还包括栅极绝缘层和层间介质层；
8.所述栅极绝缘层位于所述第一有源层与所述第一栅极之间，所述层间介质层位于所述栅极绝缘层和所述第一栅极上；
9.所述栅极绝缘层和所述层间介质层中开设有开口，所述桥接层位于所述层间介质层上，并通过所述开口与所述第一有源层连接，所述第一源漏极位于所述层间介质层和所述桥接层上。
10.可选地，所述显示区还包括触控走线，所述触控走线与所述第一源漏极、所述第二源漏极同层设置。
11.可选地，所述显示区还包括公共电极和像素电极；
12.所述公共电极位于所述第二源漏极背离所述第二栅极的一侧，所述像素电极位于所述公共电极背离所述第二源漏极的一侧；所述像素电极分别与所述公共电极、所述触控走线、所述第二源漏极连接。
13.可选地，所述底栅型晶体管为igzo晶体管，所述顶栅型晶体管为ltps晶体管。
14.本技术实施例还提供了一种显示面板，包括上述阵列基板。
15.本技术实施例还提供了一种显示面板的制作方法，所述显示面板包括显示区和goa区，所述方法包括：
16.在goa区中形成第一有源层；
17.在所述第一有源层的一侧形成第一金属层，所述第一金属层包括位于所述goa区中的第一栅极，以及位于所述显示区中的第二栅极；
18.在所述第一金属层背离所述第一有源层的一侧形成半导体层，所述半导体层包括位于所述goa区中的桥接层，以及位于所述显示区中的第二有源层，且所述桥接层与所述第一有源层连接；
19.在所述半导体层背离所述第一金属层的一侧形成第二金属层，所述第二金属层包括位于所述goa区的第一源漏极，以及位于所述显示区中的第二源漏极，且所述第一源漏极与所述桥接层连接。
20.可选地，所述在所述第一有源层的一侧形成第一金属层之前，还包括：
21.在所述第一有源层上形成栅极绝缘层，所述第一金属层位于所述栅极绝缘层上；
22.所述在所述第一金属层背离所述第一有源层的一侧形成半导体层，包括：
23.在所述栅极绝缘层和所述第一金属层上形成层间介质层；
24.在所述goa区中的栅极绝缘层和层间介质层中开设开口，以裸露所述第一有源层；
25.在所述层间介质层上形成半导体层，使所述goa区中的半导体层延伸至所述开口的侧壁和底部，以构成与所述第一有源层连接的所述桥接层，并使所述显示区中的半导体层构成所述第二有源层。
26.可选地，所述在所述层间介质层上形成半导体层之前，还包括：
27.对所述开口中的氧化物进行清洗，所述氧化物由裸露的第一有源层氧化形成。
28.可选地，所述第二金属层还包括位于所述显示区中的触控走线。
29.本技术的有益效果为：在显示区设置底栅型晶体管，在goa区设置顶栅型晶体管，使顶栅型晶体管的第一栅极与底栅型晶体管的第二栅极同层设置，即第一栅极和第二栅极采用一道工艺制程完成，顶栅型晶体管的第一源漏极与底栅型晶体管的第二源漏极同层设置，即第一源漏极和第二源漏极采用一道工艺制程完成，桥接层与第二有源层同层设置，即桥接层与第二有源层采用一道工艺制程完成，而且通过桥接层将第一源漏极与第一有源层连接，以在简化制作工艺的同时，保证第一源漏极与第一有源层的良好接触，保证晶体管电性良好，提高产品的可靠性、稳定性和可扩展性。
附图说明
30.下面结合附图，通过对本技术的具体实施方式详细描述，将使本技术的技术方案及其它有益效果显而易见。
31.图1为本技术实施例提供的阵列基板的结构示意图；
32.图2为本技术实施例提供的显示面板的控制方法的流程示意图；
33.图3a至3h为本技术实施例提供的显示面板的控制方法的结构示意图；
34.图4为本技术实施例提供的显示面板的控制方法中第一有源层未被清洗和被清洗后ltps晶体管的电性对比图。
具体实施方式
35.这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本技术的示例性实施例的目的。但是本技术可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
36.在本技术的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
37.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
38.这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
39.下面结合附图和实施例对本技术作进一步说明。
40.参见图1，是本发明实施例提供的阵列基板的结构示意图。
41.本发明实施例提供的阵列基板包括goa区1和显示区2，goa区1可以位于显示区2的一侧或相对两侧。所述goa区1包括顶栅型晶体管10，所述显示区2包括底栅型晶体管20，其中，底栅型晶体管20可以为igzo晶体管，顶栅型晶体管10为ltps晶体管。
42.传统非晶硅(a
‑
si)晶体管迁移率低，不能满足生产需求，而igzo晶体管电子迁移率大约是非晶硅晶体管的20至50倍，同时igzo晶体管对生产线改造难度和制造成本更低，igzo晶体管主要的优点集中在小型化、高精度、低耗电等方面。而ltps晶体管迁移率高、尺寸小、充电快，可有效减小边框尺寸，但制程复杂，制作成本较高。因此，本技术将igzo晶体管和ltps晶体管进行结合，igzo晶体管采用底栅结构，在有源层下面形成栅极，ltps晶体管采用顶栅结构，在有源层上方形成栅极，从而提高电荷迁移率，且有效降低寄生电容。
43.所述顶栅型晶体管10包括依次设置的第一有源层11、第一栅极12、桥接层13和第一源漏极14，所述底栅型晶体管20包括依次设置的第二栅极21、第二有源层22和第二源漏极23。具体地，第一栅极12位于第一有源层11的一侧，桥接层13位于第一栅极12背离第一有源层11的一侧，第一源漏极14位于桥接层13背离第一有源层11的一侧，且第一源漏极14通过桥接层13与第一有源层11连接。第二有源层22位于第二栅极21的一侧，第二源漏极23位于第二有源层22背离第二栅极21的一侧。第一栅极12与第二栅极21同层设置，即第一栅极
12和第二栅极21采用同一道工艺制程完成；第一源漏极14与第二源漏极23同层设置，即第一源漏极14和第二源漏极23采用同一道工艺制程完成；桥接层13与第二有源层22同层设置，即桥接层13和第二有源层22采用同一道制程工艺完成。其中，第一有源层11为多晶硅poly，第二有源层22和桥接层13可以为in
‑
ga
‑
zn
‑
o、in
‑
ga
‑
o、ga
‑
zn
‑
o、in
‑
hf
‑
zn
‑
o、in
‑
sn
‑
zn
‑
o、in
‑
sn
‑
o、in
‑
zn
‑
o、zn
‑
sn
‑
o、in
‑
al
‑
zn
‑
o等氧化物半导体。
44.采用一道工艺制作第一栅极12和第二栅极21，采用一道工艺制作第一源漏极14和第二源漏极23，采用一道工艺制作桥接层13和第二有源层22，简化制作工艺。另外，通过桥接层13连接第一源漏极14和第一有源层11，保证第一源漏极14与第一有源层11的良好接触，保证晶体管的电性正常。
45.阵列基板还可以包括基板3、缓冲层4、栅极绝缘层5、层间介质层6。具体地，缓冲层4位于基板3上，第一有源层11位于goa区中的缓冲层4上。第一有源层11包括掺杂区n+，掺杂区n+中掺杂有高浓度的n型离子(如p离子)，掺杂区n+用于与后续膜层形成欧姆接触。第一有源层11还包括轻掺杂区n
‑
，轻掺杂区n
‑
中掺杂有低浓度的n型离子。栅极绝缘层5位于第一有源层11和缓冲层4上，第一栅极12位于goa区中的栅极绝缘层5上，且第一栅极12与第一有源层11相对应，第二栅极21位于显示区中的栅极绝缘层5上。其中，缓冲层4可以为sio
x
或者sio
x
/sin
x
层叠结构，栅极绝缘层5可以为sio
x
或者sio
x
/sin
x
层叠结构，层间介质层6可以为sio
x
或者sio
x
/sin
x
层叠结构。
46.层间介质层6位于第一栅极12、第二栅极21和栅极绝缘层5上。goa区中的栅极绝缘层5和层间介质层6中开设有开口61，开口61的个数可以为两个，两个开口61位于第一栅极12的相对两侧，且与第一有源层11中的掺杂区n+相对应。桥接层13位于goa区1中的层间介质层6上，且桥接层13通过开口61与第一有源层11中的掺杂区n+连接，具体地，桥接层13沿开口61的侧壁延伸至开口61的底部，以与开口61底部的掺杂区n+连接。第二有源层22位于显示区2中的层间介质层6上，且第二有源层22与第二栅极21相对应。
47.第一源漏极14位于goa区1中的层间介质层6和桥接层13上，使第一源漏极14与桥接层13连接，进而使第一源漏极14通过桥接层13与第一有源层11中的掺杂区n+连接。第二源漏极23位于显示区2中的层间介质层6和第二有源层22上。
48.阵列基板还包括触控走线24，触控走线24位于显示区2中的层间介质层6上，且触控走线24与第一源漏极14、第二源漏极23同层设置，即触控走线24、第一源漏极14和第二源漏极23采用同一道工艺制程完成，进一步简化工艺制程。
49.如图1所示，阵列基板还包括公共电极(back side indiumtin oxide，bito)25和像素电极(top
‑
indium tin oxide，tito)26。公共电极25和像素电极26位于显示区2中，且所述公共电极25位于所述第二源漏极23背离所述第二栅极21的一侧，所述像素电极26位于所述公共电极25背离所述第二源漏极23的一侧，且所述像素电极26分别与所述公共电极25、所述触控走线24、所述第二源漏极23连接。其中，公共电极25和像素电极26形成显示区2的存储电容。
50.阵列基板还包括第一钝化层7、平坦层8和第二钝化层9。具体地，第一钝化层7位于第一源漏极14、第二源漏极23、触控走线24、第二有源层22和层间介质层6上，平坦层8位于第一钝化层7上。平坦层8中设有开口81，开口81的数量可以为两个，两个开口81分别与触控走线24、第二源漏极23相对应。公共电极25位于平坦层8上，第二钝化层9位于公共电极25和
平坦层8上，且第二钝化层9沿开口81的侧壁延伸。第二钝化层9中设有开口91，且开口91与公共电极25相对应。每个开口81底部的第一钝化层7中设有开口71，两个开口71分别与触控走线24、第二源漏极23相对应。像素电极26位于第二钝化层7上，且第二钝化层7填充开口91，以与公共电极25连接，且第二钝化层7沿开口71的侧壁延伸至开口71的底部，以与触控走线24、第二源漏极23连接。其中，第一钝化层7可以为sio
x
，第二钝化层9可以为sio
x
或sin
x
。
51.综上，本技术实施例在显示区设置底栅型晶体管，在goa区设置顶栅型晶体管，使顶栅型晶体管的第一栅极与底栅型晶体管的第二栅极同层设置，即第一栅极和第二栅极采用一道工艺制程完成，顶栅型晶体管的第一源漏极与底栅型晶体管的第二源漏极同层设置，即第一源漏极和第二源漏极采用一道工艺制程完成，桥接层与第二有源层同层设置，即桥接层与第二有源层采用一道工艺制程完成，而且通过桥接层将第一源漏极与第一有源层连接，以在简化制作工艺的同时，保证第一源漏极与第一有源层的良好接触，保证晶体管电性良好，提高产品的可靠性、稳定性和可扩展性。
52.本技术实施例还提供一种显示面板，该显示面板包括上述实施例中的阵列基板，在此不再详细赘述。
53.本技术实施例还提供一种显示面板的制作方法，所述显示面板包括显示区和goa区，如图2所示，所述方法包括：
54.101、在goa区中形成第一有源层。
55.如图3a所示，先提供基板3，基板3可以为玻璃基板，在基板3上沉积缓冲层4。然后，在缓冲层4上沉积多晶硅层，采用曝光蚀刻方法对多晶硅层进行蚀刻，蚀刻后的多晶硅层构成第一有源层11，第一有源层11位于goa区1中的缓冲层4上。然后，对第一有源层11进行n型离子(如p离子)掺杂，以在第一有源层11中形成掺杂区n+，使第一有源层11与后续膜层形成欧姆接触。
56.102、在所述第一有源层的一侧形成第一金属层，所述第一金属层包括位于所述goa区中的第一栅极，以及位于所述显示区中的第二栅极。
57.进一步地，在步骤102中的所述在所述第一有源层的一侧形成第一金属层之前，还包括：
58.在所述第一有源层上形成栅极绝缘层，所述第一金属层位于所述栅极绝缘层上。
59.如图3b所示，先在第一有源层11和缓冲层4上沉积栅极绝缘层5，然后，在栅极绝缘层5上沉积第一金属层，并对第一金属层进行蚀刻，使蚀刻后的第一金属层包括第一栅极12和第二栅极21，即第一栅极12和第二栅极21采用一道工艺制程完成。第一栅极12位于goa区1，且第一栅极12与第一有源层11相对应，第二栅极21位于显示区2。然后，采用自对准n型离子注入方法在第一有源层11中形成轻掺杂区n
‑
。
60.103、在所述第一金属层背离所述第一有源层的一侧形成半导体层，所述半导体层包括位于所述goa区中的桥接层，以及位于所述显示区中的第二有源层，且所述桥接层与所述第一有源层连接。
61.具体地，所述在所述第一金属层背离所述第一有源层的一侧形成半导体层，包括：
62.在所述栅极绝缘层和所述第一金属层上形成层间介质层；
63.在所述goa区中的栅极绝缘层和层间介质层中开设开口，以裸露所述第一有源层；
64.在所述层间介质层上形成半导体层，使所述goa区中的半导体层延伸至所述开口的侧壁和底部，以构成与所述第一有源层连接的所述桥接层，并使所述显示区中的半导体层构成所述第二有源层。
65.如图3c所示，在第一栅极12、第二栅极21和栅极绝缘层5上沉积层间介质层6，层间介质层6可以采用sio
x
或sin
x
/sio
x
叠层结构，并对层间介质层6进行活化和氢化。然后，在栅极绝缘层5和层间介质层6中开设有开口61，开口61与第一有源层11中的掺杂区n+相对应。
66.由于开设开口61，裸露第一有源层11，使得第一有源层11容易被氧化，导致第一有源层11的表面形成氧化物，而氧化物的形成容易导致第一有源层11与后续膜层具有较高的接触阻抗，因此在开设开口61后，需要对开口61进行清理。
67.具体地，所述在所述层间介质层上形成半导体层之前，还包括：
68.对所述开口中的氧化物进行清洗，所述氧化物由裸露的第一有源层氧化形成。
69.可以采用氟化氢hf对开口61进行清洗，以去除开口61底部第一有源层11表面的氧化物。
70.然后，如图3d所示，在层间介质层6上沉积半导体层，且半导体层延伸至开口61的侧壁和底部，以与开口61底部的第一有源层11连接。对半导体层进行蚀刻，使蚀刻后的半导体层包括桥接层13和第二有源层22，即桥接层13和第二有源层22采用一道工艺制程完成。桥接层13位于goa区1中，且桥接层13沿开口61的侧壁和底部延伸，以与第一有源层11连接。第二有源层22位于显示区2中，且第二有源层22与第二栅极21相对应。
71.本实施例在形成半导体层之前对第一有源层11表面的氧化物进行清洗，可以避免半导体层被腐蚀，有效解决半导体层不耐腐蚀的问题。
72.104、在所述半导体层背离所述第一金属层的一侧形成第二金属层，所述第二金属层包括位于所述goa区的第一源漏极，以及位于所述显示区中的第二源漏极，且所述第一源漏极与所述桥接层连接。
73.进一步地，所述第二金属层还包括位于所述显示区中的触控走线。
74.如图3e所示，在桥接层13、第二有源层22和层间介质层6上沉积第二金属层，并对第二金属层进行蚀刻，并退火降低接触阻抗。刻蚀后的第二金属层包括第一源漏极14、第二源漏极23和触控走线24，即第一源漏极14、第二源漏极23和触控走线24采用一道工艺制程完成。第一源漏极14位于goa区1中，且第一源漏极14与桥接层13连接，使得第一源漏极14可以通过桥接层13与第一有源层11连接，保证第一源漏极14与第一有源层11的良好接触。goa区1中的第一有源层11、第一栅极12和第一源漏极14可以构成顶栅型晶体管，如ltps晶体管。第二源漏极23和触控走线24位于显示区2中。显示区2中的第二栅极21、第二有源层22和第二源漏极23可以构成底栅型晶体管，如igzo晶体管。
75.图4为第一有源层11未被清洗和被清洗后ltps晶体管的电性对比图。由图4可以看出，第一有源层11上的氧化物在被清洗后，ltps晶体管的迁移率明显提升，且阈值电压vth下降，提高ltps晶体管的性能。
76.进一步地，所述方法还包括：
77.在第二源漏极背离第二栅极的一侧形成公共电极；
78.在公共电极背离第二源漏极的一侧形成像素电极，且所述像素电极分别与所述公共电极、所述触控走线、所述第二源漏极连接。
79.如图3f所示，在第一源漏极14、第二源漏极23、触控走线24、第二有源层22和层间介质层6上沉积第一钝化层7。然后，在第一钝化层7上沉积平坦层8，并在平坦层8中开设开口81，且开口81与触控走线24、第二源漏极23相对应。在平坦层8上沉积公共电极层，并对公共电极层进行蚀刻，使蚀刻后的公共电极层构成公共电极25，公共电极25位于显示区2中。
80.如图3g所示，在平坦层8和公共电极25上沉积第二钝化层9，第二钝化层9延伸至开口81的侧壁和底部。然后，在公共电极25上的第二钝化层9中开设开口91，即开口91与公共电极25相对应，在开口81底部的第二钝化层9和第一钝化层7中开设开口71，即开口71与第二源漏极23、触控走线24相对应。
81.如图3h所示，在第二钝化层9上沉积像素电极层，并对像素电极层进行蚀刻，使蚀刻后的像素电极层构成像素电极26，且像素电极26填充开口91，使像素电极26与公共电极25连接，且像素电极26延伸至开口71的侧壁和底部，以与开口71底部的第二源漏极23、触控走线24连接。
82.本技术实施例在显示区设置底栅型晶体管，在goa区设置顶栅型晶体管，使顶栅型晶体管的第一栅极与底栅型晶体管的第二栅极同层设置，即第一栅极和第二栅极采用一道工艺制程完成，顶栅型晶体管的第一源漏极与底栅型晶体管的第二源漏极同层设置，即第一源漏极和第二源漏极采用一道工艺制程完成，桥接层与第二有源层同层设置，即桥接层与第二有源层采用一道工艺制程完成，而且通过桥接层将第一源漏极与第一有源层连接，以在简化制作工艺的同时，保证第一源漏极与第一有源层的良好接触，保证晶体管电性良好，提高产品的可靠性、稳定性和可扩展性。
83.综上所述，虽然本技术已以优选实施例揭露如上，但上述优选实施例并非用以限制本技术，本领域的普通技术人员，在不脱离本技术的精神和范围内，均可作各种更动与润饰，因此本技术的保护范围以权利要求界定的范围为准。