半导体装置及半导体存储装置的制作方法

半导体装置及半导体存储装置
1.[相关申请]
[0002]
本技术享有以日本专利申请2021-35502号(申请日：2021年3月5日)为基础申请的优先权。本技术通过参照该基础申请而包括基础申请的全部内容。
技术领域
[0003]
本发明的实施方式涉及一种半导体装置及半导体存储装置。


背景技术：

[0004]
在设计半导体装置内的esd(electrostatic discharge：静电放电)保护电路的布局时，较为理想的是采用例如能够降低浪涌路径电阻或引脚电容的适宜布局。


技术实现要素：

[0005]
实施方式提供一种能够设置具有适宜布局的保护电路的半导体装置及半导体存储装置。
[0006]
实施方式的半导体装置包括衬底、多个电极层、第1至第3插塞。衬底，具有第1及第2扩散层。多个电极层设置在衬底的上方，且在与衬底表面垂直的第1方向上相互分离。第1插塞设置在多个电极层内。第2插塞配置在俯视下与第1扩散层重叠的位置，且与第1扩散层电连接。第3插塞配置在俯视下与第1扩散层不重叠的位置，且与第1扩散层电连接。第1及第2扩散层中的一个作为esd保护电路的阳极层发挥功能，第1及第2扩散层中的另一个作为esd保护电路的阴极层发挥功能。
附图说明
[0007]
图1是表示第1实施方式的半导体装置的构造的剖视图。
[0008]
图2是表示第1实施方式的半导体装置的构造的另一剖视图。
[0009]
图3是表示第1实施方式的半导体装置的构造的另一剖视图。
[0010]
图4是表示第1实施方式的比较例的半导体装置的构造的俯视图。
[0011]
图5是表示第1实施方式的半导体装置的构造的俯视图。
[0012]
图6是表示第1实施方式的半导体装置的构造的另一剖视图。
[0013]
图7是表示第2实施方式的半导体装置的构造的俯视图。
[0014]
图8是表示第2实施方式的半导体装置的构造的剖视图。
[0015]
图9是表示第3实施方式的半导体装置的构造的俯视图。
[0016]
图10是表示第3实施方式的半导体装置的构造的剖视图。
具体实施方式
[0017]
以下，参照附图，对本发明的实施方式进行说明。图1～图10中，对同一构成标注同一符号，并省略重复说明。
[0018]
(第1实施方式)
[0019]
图1是表示第1实施方式的半导体装置的构造的剖视图。
[0020]
图1的半导体装置具备衬底1、多个晶体管2、层间绝缘膜3、多层配线部4、源极层5、多个电极层6、多个柱状部7、多层配线部8及绝缘膜9。图1的半导体装置例如具备三维存储器。
[0021]
衬底1例如为硅衬底等半导体衬底。图1示出与衬底1的表面平行且相互垂直的x方向及y方向、以及与衬底1的表面垂直的z方向。本说明书中，将+z方向处理为上方向，将-z方向处理为下方向。-z方向可以与重力方向一致，也可以与重力方向不一致。z方向是第1方向的示例，y方向是第2方向的示例，x方向是第3方向的示例。
[0022]
衬底1包含多个扩散层1a。这些扩散层1a在衬底1内形成在衬底1的表面附近。这些扩散层1a例如作为晶体管2的源极区域或漏极区域发挥功能。另外，如下所述，这些扩散层1a作为构成esd保护电路的二极管的阳极层或阴极层发挥功能。
[0023]
晶体管2包含依次形成在衬底1上的栅极绝缘膜2a及栅极电极2b。栅极绝缘膜2a例如为氧化硅膜。栅极电极2b例如为多晶硅层。晶体管2例如控制三维存储器的存储单元阵列的动作。
[0024]
层间绝缘膜3形成在衬底1上，覆盖晶体管2。层间绝缘膜3例如包含氧化硅膜或其它绝缘膜。多层配线部4、源极层5、电极层6、以及柱状部7、多层配线部8、及绝缘膜9形成在层间绝缘膜3内。
[0025]
多层配线部4包含多个配线层、及电连接于这些配线层的多个插塞。本实施方式的多层配线层4在衬底1的上方依次具有包含多个配线21的配线层、包含多个配线22的配线层、及包含多个配线23的配线层。进而，本实施方式的多层配线层4包含将衬底1或晶体管2与配线21电连接的多个插塞11、将配线21与配线22电连接的多个插塞12、及将配线22与配线23电连接的多个插塞13。这些插塞11～13是接触插塞或介层插塞。
[0026]
源极层5形成在多层配线部4的上方。源极层5例如包含多晶硅层等半导体层及钨层等金属层中的至少任一层。
[0027]
电极层6形成在源极层5的上方，并在z方向上相互分离。本实施方式的电极层6在源极层5的上方依次包含源极侧选择线6a、多个字线6b及漏极侧选择线6c。电极层6例如包含钨层等金属层。电极层6经由氧化硅膜等绝缘膜相互分离。图1中，图示出该绝缘膜作为层间绝缘膜3的一部分。
[0028]
柱状部7在源极层5上形成在电极层6内。柱状部7包含依次形成在电极层6内的存储器绝缘膜7a及信道半导体层7b。存储器绝缘膜7a例如包含依次形成在电极层6内的阻挡绝缘膜(例：氧化硅膜)、电荷存储层(例：氮化硅膜)、及隧道绝缘膜(例：氧化硅膜)。信道半导体层7b例如为多晶硅层。信道半导体层7b与源极层5电连接。柱状部7也可以进而包含形成在信道半导体层7b内的核心绝缘膜(例：氧化硅膜)。本实施方式的电极层6及柱状部7构成三维存储器的存储单元阵列。
[0029]
多层配线部8包含多个配线层、及电连接于这些配线层的多个插塞。本实施方式的多层配线层8在电极层6的上方依次具有包含多个配线24的配线层、包含多个配线25的配线层、及包含多个配线26的配线层。进而，本实施方式的多层配线层8包含将电极层6或配线23与配线24电连接的多个插塞14、将柱状部7(信道半导体层7b)或配线24与配线25电连接的
多个插塞15、及将配线25与配线26电连接的插塞16。这些插塞14～16是接触插塞或介层插塞。配线25例如包含位线。
[0030]
绝缘膜9形成在将多层配线部4的配线23与多层配线部8的配线24电连接的插塞14的侧面。如图1所示，该插塞14设置在上述多个电极层6内，并贯通这些电极层6。该插塞14是第1插塞的示例。另外，绝缘膜9设置在该插塞14与电极层6之间，并将该插塞14与电极层6电绝缘。绝缘膜9例如为氧化硅膜。
[0031]
图2是表示第1实施方式的半导体装置的构造的另一剖视图。
[0032]
图2示出本实施方式的半导体装置的区域r1、r2内的插塞11～16及配线21～26的构造。区域r1包含图1所示的三维存储器。区域r2包含该三维存储器用的esd保护电路。图2进而示出多个插塞15'、多个插塞17及多个配线27。
[0033]
符号p1示出柱状部7、以及与柱状部7相关的插塞15'、15及配线25。以下，将符号p1所表示的构造记为构造p1。如图2所示，柱状部7配置在区域r1内，包含源极层5上的下部柱状部7l、及下部柱状部7l上的上部柱状部7u。构造p1在上部柱状部7u上依次包含插塞15'、插塞15及配线25。该配线25作为位线发挥功能。
[0034]
符号p2示出将多层配线部4与多层配线部8电连接的插塞14、以及与该插塞14相关的插塞11、12、13、15'、15、16、17及配线21、22、23、25、26、27。以下，将符号p2所表示的构造记为构造p2。构造p2中，省略配线24的图示。如图2所示，构造p2配置在区域r1内，且在衬底1上依次包含插塞11、配线11、插塞12、配线12、插塞13、配线13、插塞14、(配线24)、插塞15'、插塞15、配线25、插塞26、配线26、插塞27及配线27。如上所述，构造p2内的插塞14是第1插塞的示例。
[0035]
此外，构造p2所包含的构成要素彼此在图2中形成在相同xz剖面内，但也可以不形成在相同xz剖面内。例如，构成p2的插塞17可以形成在构成p2的插塞11的正上方，也可以配置在从构成p2的插塞11的正上方位置偏离的位置。
[0036]
符号p3示出与esd保护电路相关的插塞11、12、13、14、15、16、17及配线21、22、23、25、26、27。以下，将符号p3所表示的构造记为构造p3。构造p3中，省略配线24的图示。如图2所示，构造p3配置在区域r2内，且在衬底1上依次包含插塞11、配线11、插塞12、配线12、插塞13、配线13、插塞14、(配线24)、插塞15、配线25、插塞26、配线26、插塞27及配线27。构造p3内的插塞14是第2插塞的示例。
[0037]
此外，构造p3所包含的构成要素彼此在图2中形成在相同xz剖面内，但也可以不形成在相同xz剖面内。例如，构成p3的插塞17可以配置在构成p3的插塞11的正上方，也可以配置在从构成p3的插塞11的正上方位置偏离的位置。
[0038]
构造p3内的插塞14的z方向的长度与构造p2内的插塞14的z方向的长度相差构造p2内的插塞15'的量。然而，构造p2内的插塞14与构造p3内的插塞14配置在相同高度，也就是说，以横切相同xy剖面的方式配置。图1及图2中，配置在相同高度的插塞彼此以相同符号表示。例如图1中，电极层6内的插塞14(构造p2内的插塞14)与电极层6上的插塞14以相同符号“14”表示。换句话说，电极层6内的插塞14(构造p2内的插塞14)配置在电极层6上的插塞14的侧方。上述情况对于构造p3内的插塞14也一样。另外，构造p2内的插塞14的z方向的长度与构造p3内的插塞14的z方向的长度比构造p1内的柱状部7的z方向的长度长。
[0039]
本实施方式的构造p3内的插塞14与构造p2内的插塞14在相同步骤中形成。因此，
构造p3内的插塞14的z方向的长度与构造p2内的插塞14的z方向的长度同样地变长。因此，对于本实施方式的esd保护电路，担心构造p3内的插塞14的电阻变大。关于该问题的应对方法，将在下文进行叙述。
[0040]
图2进而示出依次形成在衬底1上的层间绝缘膜3所包含的绝缘膜3a、3b、3c、3d、3e。绝缘膜3a、3c、3e例如包含氧化硅膜或其它绝缘膜。绝缘膜3b例如为阻挡sin膜(氮化硅膜)，形成在与构造p3内的插塞14的下端高度接近的高度。绝缘膜3d例如为蚀刻终止sin膜，形成在与构造p3内的插塞14的上端高度接近的高度。
[0041]
图3是表示第1实施方式的半导体装置的构造的另一剖视图。
[0042]
图3示出本实施方式的半导体装置内的esd保护电路的构造。本实施方式的半导体装置具备多个阳极层31及1个阴极层32作为esd保护电路用的扩散层1a。本实施方式的阳极层31及阴极层32具有下述图5所示的形状。也就是说，阳极层31具有长方形平面形状，阴极层32具有梯形平面形状(参照图5)。图3示出上述多个阳极层31中的2个阳极层31、及构成上述1个阴极层32的2个部分。此外，本实施方式的半导体装置也可以具备多个阳极层31及多个阴极层32。
[0043]
阳极层31及阴极层32在衬底1内形成在衬底1的表面附近。阳极层31例如是p
+
杂质扩散层。阴极层32例如是n
+
杂质扩散层。阳极层31及阴极层32构成esd保护电路用的二极管d。阳极层31及阴极层32中的一个是第1扩散层的示例，阳极层31及阴极层32中的另一个是第2扩散层的示例。
[0044]
如图3所示，本实施方式的半导体装置进而具备依次形成在阳极层31及阴极层32上的插塞11、配线21、插塞12、配线22、插塞13、配线23、插塞14、配线24、插塞15、配线25、插塞26及配线26。这些插塞11～16的各插塞或这些配线21～26的各配线与阳极层31或阴极层32电连接。图2所示的构造p3包含在图3所示的插塞11～16及配线21～26中。如上所述，图3所示的插塞14是第2插塞的示例。
[0045]
根据本实施方式，通过此种esd保护电路，能够保护作为被保护电路的三维存储器免受静电影响。esd保护电路是保护电路的示例。
[0046]
接着，参照图4及图5，对本实施方式的半导体装置与其比较例的半导体装置进行比较。此外，图1～图3所示的构造在图4所示的该比较例的半导体装置与图5所示的本实施方式的半导体装置中共通。
[0047]
图4是表示第1实施方式的比较例的半导体装置的构造的俯视图。
[0048]
图4示出本比较例的插塞14、配线26、阳极层31及阴极层32的布局。图4中，以虚线表示配线26的形状，以实线表示阳极层31及阴极层32的形状。图3示出沿着图4所示的a-a'线的xz剖面。
[0049]
如上所述，本比较例的半导体装置具备多个阳极层31及1个阴极层32。这些阳极层31在y方向上延伸，并介隔阴极层32在x方向上相互邻接。另一方面，阴极层32包含在y方向上延伸的多个部分32a、在x方向上延伸的1个部分32b、及在x方向上延伸的1个部分32c。上述多个部分32a介隔阳极层31在x方向上相互邻接。部分32b连接于各部分32a的-y方向的端部，部分32c连接于各部分32a的+y方向的端部。部分32a、32b、32c分别为第1、第2及第3部分的示例。
[0050]
本比较例的阳极层31具有在y方向上延伸的长方形平面形状。另一方面，本比较例
的阴极层32具有在x方向上延伸的梯形平面形状，并具有多个开口部。阳极层31以收容在这些开口部内的形状形成在阴极层32内。因此，阳极层31在俯视下被阴极层32包围。本比较例中，各阳极层31与半导体装置的i/o(输入输出)引脚电连接，阴极层32与半导体装置的vcc电源配线电连接。
[0051]
本比较例的配线26在y方向上延伸，并在x方向上相互邻接。如上所述，这些配线26设置在同一配线层内，并电连接于插塞14。本比较例中，各配线26配置在1个阳极层31的上方，或配置在1个部分32a的上方。
[0052]
本比较例的插塞14配置在阳极层31或部分32a的正上方。也就是说，本比较例的插塞14配置在z方向上与阳极层31或部分32a重叠的位置。因此，图4所示的插塞14示出在表示各阳极层31的形状的实线内、或表示各部分32a的形状的实线间。另一方面，本比较例的插塞14未配置在部分32b或部分32c的正上方。也就是说，本比较例的插塞14未配置在z方向上与部分32b或部分32c重叠的位置。进而，本比较例的插塞14未配置在z方向上不与阳极层31及阴极层32重叠的位置。
[0053]
图5是表示第1实施方式的半导体装置的构造的俯视图。
[0054]
图5与图4同样地示出本实施方式的插塞14、配线26、阳极层31及阴极层32的布局。本实施方式的配线26、阳极层31及阴极层32的布局与比较例的配线26、阳极层31及阴极层32的布局相同。本实施方式中，也是各阳极层31与半导体装置的i/o引脚电连接，阴极层32与半导体装置的vcc电源配线电连接。
[0055]
本实施方式的插塞14不仅配置在阳极层31或部分32a的正上方，而且也配置在部分32b或部分32c的正上方。也就是说，本实施方式的插塞14不仅配置在z方向上与阳极层31或部分32a重叠的位置，而且也配置在z方向上与部分32b或部分32c重叠的位置。进而，本实施方式的插塞14也配置在z方向上不与阳极层31及阴极层32重叠的位置。例如，在图5所示的平面配置中，本实施方式的插塞14也配置在部分32b的-y方向或部分32c的+y方向上。
[0056]
此外，本实施方式的半导体装置中，也可以将符号31所表示的层设为“阴极层”，将符号32所表示的层设为“阳极层”。在此情况下，阴极层也可以与半导体装置的vss电源配线电连接。
[0057]
此处，尝试具体地对图5所示的本实施方式的半导体装置与图4所示的比较例的半导体装置进行比较。
[0058]
图1所示的三维存储器中，如果增加字线6b的条数来增加存储器电容，那么电极层6内的插塞14(构造p2内的插塞14)的z方向的长度会变长。结果，esd保护电路的插塞14(构造p3内的插塞14)的z方向的长度也会变长。由此，从半导体装置的接合垫到esd保护电路的阳极层31及阴极层32的接触插塞或介层插塞的合计长度、即接点长度会变长。
[0059]
接点长度的增加会导致浪涌路径的接触电阻增加、或接触熔断耐压降低、或邻接插塞间的寄生电容增加。由于这些插塞用作esd(静电放电)路径的主路径，因此伴随着存储器电容增加，esd路径的插塞数量呈增加趋势。另一方面，多数情况下，即便存储器电容增加，阳极层31及阴极层32的面积也不会增加。近年来，三维存储器的接口不断高速化，基于该观点，也要求通过削减寄生电容来削减i/o引脚电容。
[0060]
比较例(图4)中，为了将浪涌引导到图3所示的二极管d，而在阳极层31或部分32a的正上方配置着插塞14。然而，阳极层31或部分32a的面积存在限度，因此当插塞14的个数
增加时，在阳极层31或部分32a的正上方无法配置足够个数的插塞14。另外，要想削减i/o引脚电容，就需要削减二极管d的个数，因此该情况也会导致无法扩大阳极层31或部分32a的面积。因此，比较例中，无法配置足够个数的插塞14，从而插塞14的电阻会变高。由于插塞14的z方向的长度较长，因此插塞14的电阻对接触电阻的影响较大。
[0061]
因此，本实施方式的插塞14不仅配置在阳极层31或部分32a的正上方，而且也配置在部分32b或部分32c的正上方。另外，本实施方式的插塞14也配置在z方向上不与阳极层31及阴极层32重叠的位置。由此，能够配置足够个数的插塞14，从而能够降低插塞14的电阻。本实施方式中，即便不扩大阳极层31或部分32a的面积，也能够配置足够个数的插塞14。这样一来，根据本实施方式，阳极层31或部分32a的正上方区域以外的区域也用作插塞配置区域，由此能够实现能够降低浪涌路径电阻或引脚电容的esd保护电路的适宜布局。
[0062]
此外，本实施方式的插塞14也可以仅配置在z方向上与部分32b或部分32c重叠的位置、及z方向上不与阳极层31及阴极层32重叠的位置中的任一位置。另外，本实施方式的插塞14也可以仅配置在z方向上与部分32b重叠的位置、及z方向上与部分32c重叠的位置中的任一位置。另外，本实施方式的阴极层32可以具备部分32b及部分32c这两个部分，也可以仅具备部分32b及部分32c中的一个部分。
[0063]
进而，图3所示的esd保护电路可以不将浪涌引导到图3所示的全部二极管d，也可以仅将浪涌引导到图3所示的一部分二极管d。例如，为了使用图3所示的右侧阳极层31，不使用图3所示的左侧阳极层31，也可以构成为不将左侧阳极层31与浪涌路径电连接。在此情况下，浪涌不会被引导到左侧阳极层31的二极管d。本实施方式中，也可以通过每隔1个地使用在x方向上相互邻接的n个阳极层31，而仅使用n/2个阳极层31(n为正整数)。
[0064]
图6是表示第1实施方式的半导体装置的构造的另一剖视图。
[0065]
图6示出沿着图5所示的b-b'线的yz剖面。图6示出插塞11～16、配线21～26、阳极层31、阴极层32等。本实施方式中，如图6所示，不仅插塞14配置在较广范围内，而且插塞11、12、13、15、16也配置在较广范围内。由此，能够大幅降低插塞11～16的接触电阻。
[0066]
如上所述，本实施方式的插塞14不仅配置在阳极层31或部分32a的正上方，而且也配置在部分32b或部分32c的正上方。进而，本实施方式的插塞14也配置在z方向上不与阳极层31及阴极层32重叠的位置。因此，根据本实施方式，能够将适宜布局的esd保护电路设置在半导体装置内。
[0067]
(第2实施方式)
[0068]
图7是表示第2实施方式的半导体装置的构造的俯视图。
[0069]
图7与图5同样地示出本实施方式的插塞14、配线26、阳极层31及阴极层32的布局。对于本实施方式的半导体装置，以与第1实施方式的半导体装置的不同点为中心进行说明，并适当省略第1实施方式的半导体装置的共通点的说明。
[0070]
图7示出2个配线26。
[0071]
一个配线26包含在阳极层31的上方在y方向上延伸的多个区域26a、及在部分32b等的上方在x方向上延伸的区域26b。该配线26中，上述多个区域26a在x方向上相互邻接，区域26b连接于各区域26a的-y方向的端部。该配线26是第1配线的示例，该配线26的区域26a及区域26b分别是第1及第2区域的示例。
[0072]
另一个配线26包含在部分32a的上方在y方向上延伸的多个区域26a、及在部分32c
等的上方在x方向上延伸的区域26b。该配线26中，上述多个区域26a在x方向上相互邻接，区域26b连接于各区域26a的+y方向的端部。该配线26是第2配线的示例，该配线26的区域26a及区域26b分别是第3及第4区域的示例。
[0073]
这些配线26均具有在x方向上延伸的梳形平面形状。一个配线26的区域26b与另一个配线26的区域26b相对于这些配线26的区域26a配置在相反侧，也就是说，分别配置在这些配线26的区域26a的-y方向及+y方向。
[0074]
本实施方式中，容易将这些配线26的区域26b的面积设定得较大。由此，能够在区域26b的下方配置多个与区域26b电连接的插塞14，从而能够进一步降低浪涌路径电阻或引脚电容。
[0075]
图8是表示第2实施方式的半导体装置的构造的剖视图。
[0076]
图8示出沿着图7所示的b-b'线的yz剖面。图8示出插塞11～16、配线21～26、阳极层31、阴极层32等。本实施方式中，如图8所示，不仅插塞14配置在较广范围内，而且插塞11、12、13、15、16也配置在较广范围内。由此，能够大幅降低插塞11～16的接触电阻。符号k1、k2表示配线21～26的断开处。本实施方式中，可以将一配线21～26用于阳极层31用，将另一配线21～26用于阴极层32用。
[0077]
图8中，配线21～26的断开处形成在阳极层31的+y方向端部的大致正上方。另一方面，也可以配线21～25的断开处形成在阳极层31的+y方向端部的大致正上方，配线26的断开处形成在阳极层31的-y方向端部的大致正上方。也就是说，配线26的断开处也可以形成在从配线21～25的断开处正上方的位置偏离的位置。由此，能够降低配线26的配线电阻。
[0078]
根据本实施方式，与第1实施方式同样地能够将适宜布局的esd保护电路设置在半导体装置内。
[0079]
(第3实施方式)
[0080]
图9是表示第3实施方式的半导体装置的构造的俯视图。
[0081]
图9与图5及图7同样地示出本实施方式的插塞14、配线26、阳极层31及阴极层32的布局。对于本实施方式的半导体装置，以与第1及第2实施方式的半导体装置的不同点为中心进行说明，并适当省略与第1及第2实施方式的半导体装置的共通点的说明。
[0082]
图9示出2个配线26。
[0083]
一个配线26设置在阳极层31、部分32a及部分32b的z方向上，具有长方形平面形状。该配线26是第1配线的示例。另一个配线26设置在部分32c的z方向上，具有长方形平面形状。该配线26是第2配线的示例。
[0084]
本实施方式中，容易将这些配线26的面积设定得较大。由此，能够在配线26的下方配置多个与配线26电连接的插塞14，从而能够进一步降低浪涌路径电阻或引脚电容。
[0085]
本实施方式的插塞14配置在阴极层32的部分32a、32b、32c的正上方、或在z方向上不与阳极层31及阴极层32重叠的位置。然而，本实施方式的插塞14未配置在阳极层31的正上方。由此，能够降低阳极层31与阴极层32之间的寄生电容(i/o引脚电容)。另外，本实施方式中，如上所述，能够配置多个插塞14，因此即便不在阳极层31的正上方配置插塞14，也能够充分降低浪涌路径电阻。
[0086]
图10是表示第3实施方式的半导体装置的构造的剖视图。
[0087]
图10示出沿着图9所示的b-b'线的yz剖面。图10示出插塞11～16、配线21～26、阳
极层31、阴极层32等。本实施方式中，如图10所示，不仅插塞14配置在较广范围内，而且插塞11、12、13、15、16也配置在较广范围内。由此，能够大幅降低插塞11～16的接触电阻。符号k1、k2表示配线21～26的断开处。本实施方式中，将一配线21～26用于阳极层31用，将另一配线21～26用于阴极层32用。图10中，阴极层32用的配线24～26配置在阳极层31的正上方，由此能够降低电源线电阻。
[0088]
根据本实施方式，与第1及第2实施方式同样地能够将适宜布局的esd保护电路设置在半导体装置内。
[0089]
以上，对若干实施方式进行了说明，但这些实施方式仅作为示例而提出，并非意图限定发明范围。本说明书中所说明的新颖的装置能够以其它各种形态实施。另外，对于本说明书中所说明的装置的形态，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。随附的权利要求书的范围及与其均等的范围旨在包含发明范围或主旨所包含的此种形态或变化例。
[0090]
[符号的说明]
[0091]
1:衬底
[0092]
1a:扩散层
[0093]
2:晶体管
[0094]
2a:栅极绝缘膜
[0095]
2b:栅极电极
[0096]
3:层间绝缘膜
[0097]
3a:绝缘膜
[0098]
3b:绝缘膜
[0099]
3c:绝缘膜
[0100]
3d:绝缘膜
[0101]
3e:绝缘膜
[0102]
4:多层配线部
[0103]
5:源极层
[0104]
6:电极层
[0105]
6a:源极侧选择线
[0106]
6b:字线
[0107]
6c:漏极侧选择线
[0108]
7:柱状部
[0109]
7a:存储器绝缘膜
[0110]
7b:信道半导体层
[0111]
7l:下部柱状部
[0112]
7u:上部柱状部
[0113]
8:多层配线部
[0114]
9:绝缘膜
[0115]
11:插塞
[0116]
12:插塞
[0117]
13:插塞
[0118]
14:插塞
[0119]
15:插塞
[0120]
15':插塞
[0121]
16:插塞
[0122]
17:插塞
[0123]
21:配线
[0124]
22:配线
[0125]
23:配线
[0126]
24:配线
[0127]
25:配线
[0128]
26:配线
[0129]
26a:区域
[0130]
26b:区域
[0131]
27:配线
[0132]
31:阳极层
[0133]
32:阴极层
[0134]
32a:部分
[0135]
32b:部分
[0136]
32c:部分。