具有静电释放防护结构的器件及其制造方法与流程

1.本发明涉及半导体制造领域，特别是涉及一种具有静电释放防护结构的器件，还涉及一种具有静电释放防护结构的器件的制造方法。


背景技术：

2.soi(silicon on insulator)指绝缘体上硅技术。soi工艺技术是一种全介质隔离技术，金属氧化物半导体场效应管(mosfet)等器件做在顶层硅膜上，顶层硅膜和衬底之间有一层氧化层作为隔离。该技术彻底消除了传统体硅工艺的闩锁效应，寄生电容小，具有高速、低功耗、高集成度以及高可靠性等优点。
3.由于mos器件在埋氧化层上方形成，加上埋氧化层上的浅沟槽隔离(sti，shallow trench isolation)结构，使mos器件完全被厚氧化层所隔离，而且二氧化硅材料的散热能力极差，远不如硅材料的散热性能，因此热量很容易在硅膜中积累，soi自热效应“self-heating”将成为新的问题。
4.静电释放(electro static discharge，esd)失效是电子工业在可靠性方面面临的一个最普遍问题，据统计高达35％的集成电路失效是esd导致的，每年给电子业造成的损失以数十亿美元计。因此保护器件对集成电路的稳定性及其安全工作至关重要，业界对esd保护二极管的要求越来越高。
5.从esd防护角度分析，热击穿是esd防护器件最主要的失效模式，一旦热量在硅膜中积累，“自热效应”将给防护器件带来不可逆的损伤，mos电路将失去esd保护。


技术实现要素：

6.基于此，有必要提供一种具有静电释放防护结构的器件。
7.一种具有静电释放防护结构的器件，包括器件区和esd区，所述器件区包括：衬底，具有第一导电类型；绝缘层，设于所述衬底上；器件有源区层，设于所述绝缘层上；所述esd区包括：半导体层，与所述衬底连接，具有第一导电类型；第二导电类型阱区，设于所述半导体层中；第一掺杂区，具有第一导电类型，设于所述第二导电类型阱区表面；第二掺杂区，具有第一导电类型，设于所述第二导电类型阱区表面；其中，所述第一掺杂区作为第一三极管的发射极，所述半导体层作为第二三极管的发射极，所述第二掺杂区作为所述第一三极管和第二三极管的集电极，所述第二导电类型阱区作为所述第一三极管和第二三极管的基极；所述第一导电类型和第二导电类型为相反的导电类型。
8.在其中一个实施例中，所述器件为绝缘体上硅器件，所述衬底为硅衬底，所述器件有源区层为顶硅层，所述半导体层为硅外延层。
9.在其中一个实施例中，所述绝缘层是埋氧层。
10.在其中一个实施例中，还包括位于所述第二导电类型阱区中的第三掺杂区，所述第三掺杂区位于所述第二掺杂区下方并与所述第二掺杂区直接接触，所述第三掺杂区具有第一导电类型。
11.在其中一个实施例中，还包括第一隔离结构，所述第一隔离结构设于所述第一掺杂区和第二掺杂区之间。
12.在其中一个实施例中，还包括第二隔离结构，所述第二隔离结构设于所述器件区和esd区的交界处，所述第二隔离结构的底部延伸至所述绝缘层。
13.在其中一个实施例中，所述第一隔离结构是浅沟槽隔离结构。
14.在其中一个实施例中，所述器件区设有金属氧化物半导体场效应管。
15.在其中一个实施例中，所述器件是全耗尽型绝缘体上硅器件，所述金属氧化物半导体场效应管的源极区和漏极区设于所述器件有源区层中，且所述源极区和漏极区的底部延伸至所述绝缘层。
16.在其中一个实施例中，所述第一导电类型是n型，所述第二导电类型是p型。
17.还有必要提供一种具有静电释放防护结构的器件的制造方法。
18.一种具有静电释放防护结构的器件的制造方法，包括：获取基底；所述基底包括依次叠设的衬底、绝缘层及有源区层，所述衬底具有第一导电类型；去除esd区的所述有源区层和绝缘层，将esd区的衬底露出；在被去除的所述有源区层和绝缘层的位置填充半导体材料，形成半导体层，所述半导体层具有第一导电类型；在所述半导体层形成第二导电类型阱区、第一掺杂区及第二掺杂区，所述第一掺杂区及第二掺杂区形成于所述第二导电类型阱区表面，所述第一掺杂区和第二掺杂区具有第一导电类型；其中，所述第一掺杂区作为第一三极管的发射极，所述esd区的衬底作为第二三极管的发射极，所述第二掺杂区作为所述第一三极管和第二三极管的集电极，所述第二导电类型阱区作为所述第一三极管和第二三极管的基极；所述第一导电类型和第二导电类型为相反的导电类型。
19.在其中一个实施例中，所述器件为绝缘体上硅器件，所述衬底为硅衬底，所述有源区层为顶硅层；所述去除esd区的所述有源区层和绝缘层的步骤之前还包括在所述顶硅层表面形成硅氧化层的步骤；所述在被去除的所述有源区层和绝缘层的位置填充半导体材料形成半导体层的步骤包括通过外延工艺形成所述半导体层。
20.在其中一个实施例中，所述去除esd区的所述有源区层和绝缘层的步骤包括通过光刻及干法刻蚀去除所述esd区的硅氧化层、有源区层及绝缘层。
21.在其中一个实施例中，还包括通过化学机械抛光去除所述硅氧化层及多余的半导体层，从而使所述半导体层的表面与所述有源区层的表面平齐的步骤。
22.上述具有静电释放防护结构的器件及其制造方法，esd区的正面与背面之间不会被绝缘层隔离，能够避免因散热性差导致esd防护结构热击穿而失效。esd区具有横向的第一三极管和纵向的第二三极管作为esd防护器件，从而在esd防护器件动作时具有两条电流泄放路径，提升了电流泄放效率，具有很高的esd防护能力。
附图说明
23.为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
24.图1是一实施例中具有静电释放防护结构的器件的esd防护结构的等效三极管结构的示意图；
25.图2是一实施例中具有静电释放防护结构的器件的esd防护结构的电流泄放通路的示意图；
26.图3a-图3k是一实施例制造具有静电释放防护结构的器件的过程中器件的剖面示意图；
27.图4是一实施例中具有静电释放防护结构的器件的制造方法的流程图；
28.图5a是一示例性的全耗尽soi mos器件的结构示意图，图5b是一示例性的“h”型栅极结构的结构示意图。
具体实施方式
29.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
30.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
31.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
32.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
33.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
34.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，
本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
35.本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于p型和n型杂质，为区分掺杂浓度，简易的将p+型代表重掺杂浓度的p型，p型代表中掺杂浓度的p型，p-型代表轻掺杂浓度的p型，n+型代表重掺杂浓度的n型，n型代表中掺杂浓度的n型，n-型代表轻掺杂浓度的n型。
36.根据器件耗尽区和顶层硅膜的厚度关系，绝缘体上硅金属氧化物半导体场效应管(soi mos)器件分为全耗尽soi(full depleted soi)和部分耗尽soi(partial depleted soi)。参照图5a，对于全耗尽soi器件，由于硅膜很薄，源端和漏端n+扩散到底部的埋氧层(box)，将p阱(pw)隔离，难以实现有效的体接触。为了实现全耗尽soi器件的体接触引出，一种方法是采用“h”型体接触结构，如图5b所示，该结构的缺点是增加了mos管版图面积，降低了集成电路集成度，因此成本较高。
37.图1是一实施例中具有静电释放防护结构的器件的esd防护结构的等效三极管结构的示意图，图2是一实施例中具有静电释放防护结构的器件的esd防护结构的电流泄放通路的示意图。如图1中所示，具有静电释放防护结构的器件包括器件区和esd区；请一并参见图2，其中器件区包括衬底110、绝缘层120及器件有源区层130。衬底110具有第一导电类型，绝缘层120设于衬底110上，器件有源区层130设于绝缘层120上。器件区可以设置金属氧化物半导体场效应管等器件，器件有源区层130中可以设置该器件的有源区和阱区等结构。esd区用于形成esd防护结构，包括半导体层112、第二导电类型阱区152、第一掺杂区154及第二掺杂区156。半导体层112与衬底连接110，具有第一导电类型。第二导电类型阱区152设于半导体层112中。第一掺杂区154和第二掺杂区156具有第一导电类型，设于第二导电类型阱区152表面。
38.在图1和图2所示的实施例中，第一导电类型是n型，第二导电类型是p型，第一掺杂区154和第二掺杂区156是n+区，衬底110是n+衬底，半导体层112的掺杂浓度可以低于衬底110的掺杂浓度。在其他实施例中，第一导电类型也可以是p型，第二导电类型相应地是n型。
39.esd防护结构包括第一三极管和第二三极管，第一掺杂区154作为第一三极管的发射极，esd区的衬底110作为第二三极管的发射极，第二掺杂区156作为第一三极管和第二三极管的集电极，第二导电类型阱区152作为第一三极管和第二三极管的基极。在图1所示的实施例中，第一三极管和第二三极管均为npn三极管。
40.esd防护结构在工作时(即已部署完成，可以进行esd防护)，第一三极管和第二三极管的发射极和基极接地(即第二导电类型阱区152和esd区的衬底110接地)，第一三极管和第二三极管的集电极(即第二掺杂区156)接集成电路需要进行esd防护的位置，即工作时接正电压。esd工作初期(即静电刚传导至esd防护结构时)，主要是横向的第一三极管工作，esd后期(即静电泄放接近完成时)主要是纵向的第二三极管工作。
41.上述具有静电释放防护结构的器件，esd区的正面与背面之间不会被绝缘层120隔离，热量可以纵向通过衬底110导出，能够避免因散热性差导致esd防护结构热击穿而失效。
esd区具有横向的第一三极管和纵向的第二三极管作为esd防护器件，从而在esd防护器件动作时具有两条电流泄放路径，提升了电流泄放效率，具有很高的esd防护能力，可以实现4kv甚至10kv以上的高esd保护能力，实现了esd防护能力质的飞跃。而且上述具有静电释放防护结构的器件的体接触引出不受soi顶层硅膜厚度影响，且通用于全耗尽soi和部分耗尽soi工艺，满足不同工艺节点下的设计需求，兼容性强，适用于各种不同工艺节点，有利于开发者设计。
42.在本技术的一个实施例中，具有静电释放防护结构的器件为soi器件，衬底110为硅衬底，器件有源区层130为顶硅层，半导体层112为硅外延层，绝缘层120为埋氧层，其材质可以为硅氧化物，例如二氧化硅。
43.参见图2，在该实施例中，esd防护结构还包括位于第二导电类型阱区152中的第三掺杂区158。第三掺杂区158位于第二掺杂区156下方、并与第二掺杂区156直接接触，第三掺杂区158具有第二导电类型。设置第三掺杂区158，可以使得第二掺杂区156与第三掺杂区158形成齐纳二极管，增加第一三极管和第二三极管在动作初期的响应速度，实现快速响应。
44.在本技术的一个实施例中，器件区设有mosfet，器件是全耗尽型绝缘体上硅器件，mosfet的源极区和漏极区设于器件有源区层130中，且mosfet的源极区和漏极区的底部延伸至绝缘层120。
45.在图2所示的实施例中，esd区还包括第一隔离结构144，第一隔离结构144设于第一掺杂区154和第二掺杂区156之间。在本技术的一个实施例中，第一隔离结构144底部的深度浅于第二导电类型阱区152，即第一隔离结构144的底部不能向下穿出第二导电类型阱区152的底部。在本技术的一个实施例中，第一隔离结构144底部的深度深于第一掺杂区154和第二掺杂区156。在本技术的一个实施例中，第一隔离结构144为sti。
46.在图2所示的实施例中，具有静电释放防护结构的器件还包括第二隔离结构142，第二隔离结构142设于器件区和esd区的交界处，第二隔离结构142的底部延伸至绝缘层120，从而实现器件有源区层130与半导体层112之间的绝缘隔离。在本技术的一个实施例中，第二隔离结构142为sti。
47.图4是一实施例中具有静电释放防护结构的器件的制造方法的流程图，包括下列步骤：
48.s410，获取基底。
49.参见图3a，基底包括依次叠设的衬底110、绝缘层120及器件有源区层130。衬底110具有第一导电类型。
50.在本技术的一个实施例中，具有静电释放防护结构的器件为soi器件，衬底110为硅衬底，器件有源区层130为顶硅层，绝缘层120为埋氧层，其材质可以为硅氧化物，例如二氧化硅。
51.s420，去除esd区的有源区层和绝缘层。
52.在本技术的一个实施例中，是通过光刻及刻蚀工艺去除esd区的器件有源区层130和绝缘层120，将esd区的衬底110露出。
53.在图3b所示的实施例中，步骤s420之前还包括在器件有源区层130上形成硅氧化层132的步骤。esd区的硅氧化层132会在步骤s420中被去除。硅氧化层132的材质可以为二
氧化硅。
54.参见图3c，光刻后剩余的光刻胶21将器件区覆盖，步骤s420在光刻胶21的阻挡下进行干法刻蚀，刻蚀必须刻穿二氧化硅厚介质隔离，使得刻蚀后的esd区全部是硅材料(衬底材料)。
55.s430，在被去除的有源区层和绝缘层的位置填充半导体材料，形成半导体层。
56.在本技术的一个实施例中，是通过外延工艺形成第一导电类型的半导体层112，参见图3d。在本技术的一个实施例中，半导体层112为n型硅。在本技术的一个实施例中，硅氧化层132可以在外延时阻止n型硅生长在器件区。步骤s430的外延之前可以将光刻胶21去除。
57.在本技术的一个实施例中，外延后可以将多余的半导体层112磨平。具体地，可以通过化学机械抛光(cmp)去除硅氧化层132及多余的半导体层112，从而使半导体层112的上表面与器件有源区层130的上表面平齐，如图3e所示。
58.s440，在半导体层形成第二导电类型阱区、第一掺杂区及第二掺杂区。
59.第一掺杂区154和第二掺杂区156形成于第二导电类型阱区152的表面，第一掺杂区154和第二掺杂区156具有第一导电类型。
60.在本技术的一个实施例中，cmp之后还包括形成第一隔离结构144和第二隔离结构142的步骤。参见图3f，先在器件有源区层130和半导体层112上形成二氧化硅层134，然后在二氧化硅层134上形成氮化硅层136，为形成第一隔离结构144和第二隔离结构142做准备。参见图3g，第二隔离结构142形成于器件区和esd区的交界处，第一隔离结构144用于隔离第一掺杂区154和第二掺杂区156。具体地，可以通过光刻及刻蚀在第一隔离结构144和第二隔离结构142的位置挖槽，然后在槽中淀积二氧化硅，形成第一隔离结构144和第二隔离结构142。由于氮化硅层136要在随后的步骤中去除，因此可以先通过湿法刻蚀将第一隔离结构144和第二隔离结构142的表面刻蚀至与二氧化硅层134的表面平齐(第一隔离结构144和第二隔离结构142挖槽前形成的光刻胶可以保留至此湿法刻蚀步骤)，然后再刻蚀去除氮化硅层136，如图3h所示。在本技术的一个实施例中，第一隔离结构144和第二隔离结构142为sti。
61.在本技术的一个实施例中，形成第一隔离结构144和第二隔离结构142之后，可以通过光刻和离子注入工艺向半导体层112中注入第二导电类型离子，形成第二导电类型阱区152，参照图3i；然后再向第二导电类型阱区152中注入第一导电类型离子，形成第一掺杂区154和第二掺杂区156，参照图3j。其中，第一掺杂区154作为第一三极管的发射极，半导体层112或esd区的衬底110作为第二三极管的发射极，第二掺杂区156作为第一三极管和第二三极管的集电极，第二导电类型阱区152作为第一三极管和第二三极管的基极。
62.在本技术的一个实施例中，还包括通过离子注入在第二导电类型阱区152中形成第三掺杂区158的步骤。具体地，通过注入第二导电类型离子在第二掺杂区156下方形成与第二掺杂区156直接接触的第三掺杂区158，参照图3k。形成第三掺杂区158后可以将二氧化硅层134去除。设置第三掺杂区158，可以使得第二掺杂区156与第三掺杂区158形成齐纳二极管，增加第一三极管和第二三极管在动作初期的响应速度，实现快速响应。
63.在本技术的一个实施例中，第一导电类型是n型，第二导电类型是p型，第一掺杂区154和第二掺杂区156是n+区，衬底110是n+衬底，半导体层112的掺杂浓度可以低于衬底110
的掺杂浓度。在其他实施例中，第一导电类型也可以是p型，第二导电类型相应为n型。
64.应该理解的是，虽然本技术的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且本技术的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
65.在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
66.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
67.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。