技术特征：
1.一种半导体模块，其特征在于，具备：主电路部，其沿着第一方向排列配置有多个半导体芯片，所述半导体芯片包括晶体管部和二极管部，并在上表面设置有栅极焊盘和主电极；多个电路电极，其与多个所述半导体芯片的所述主电极连接；多个主端子，其与所述多个电路电极连接；以及多个导线，其将多个所述主电极与所述多个电路电极连接，在各个所述半导体芯片中，所述晶体管部和所述二极管部在第二方向上具有长边，并且所述晶体管部和所述二极管部沿着与所述第二方向垂直的第三方向交替地配置，各个所述半导体芯片具有多个端边，所述多个端边包含俯视时与所述栅极焊盘之间的距离为最近的栅极侧端边，各个所述栅极侧端边在俯视时朝向同一侧配置，所述多个主端子以在俯视时不夹着所述主电路部的方式相对于所述主电路部配置于同一侧，所述多个导线分别具有与所述主电极连接的接合部，各个所述接合部在俯视时具有长边方向，所述接合部的所述长边方向相对于所述第二方向具有角度。2.根据权利要求1所述的半导体模块，其特征在于，所述接合部的所述长边方向与所述第二方向之间所成的角度为10度以上且80度以下。3.根据权利要求1或2所述的半导体模块，其特征在于，在各个所述半导体芯片中，所述接合部的所述长边方向与所述第二方向之间所成的角度相同。4.根据权利要求1至3中任一项所述的半导体模块，其特征在于，所述主电极与多个所述接合部连接，所述接合部的至少一部分在所述第三方向上的位置与另一所述接合部的至少一部分在所述第三方向上的位置相同，所述接合部与所述另一所述接合部在所述半导体芯片中相邻。5.根据权利要求4所述的半导体模块，其特征在于，所述接合部的所述长边方向上的所述栅极侧端边侧的端部的角在所述第三方向上的位置与另一所述接合部的所述长边方向上的与所述栅极侧端边相反的一侧的端边侧的端部的角在所述第三方向上的位置相同，所述接合部与所述另一所述接合部在所述半导体芯片中相邻。6.根据权利要求1至5中任一项所述的半导体模块，其特征在于，所述主电极与多个所述接合部连接，所述接合部以通过所述半导体芯片的所述第三方向上的中心的中心线为基准而线对称地配置。7.根据权利要求1至6中任一项所述的半导体模块，其特征在于，所述接合部在俯视时与所述晶体管部的至少一部分和所述二极管部的至少一部分重叠。8.根据权利要求7所述的半导体模块，其特征在于，
在至少一个所述接合部中，俯视时该所述接合部与所述晶体管部重叠的面积大于俯视时该所述接合部与所述二极管部重叠的面积。9.根据权利要求7所述的半导体模块，其特征在于，在至少一个所述接合部中，俯视时该所述接合部与所述二极管部重叠的面积大于俯视时该所述接合部与所述晶体管部重叠的面积。10.根据权利要求1至9中任一项所述的半导体模块，其特征在于，还具备设置所述栅极焊盘的焊盘区，所述主电极具有：第一部分，其在俯视时与所述焊盘区对置；以及两个第二部分，其在俯视时不与所述焊盘区对置，并且在俯视时所述两个第二部分夹着所述第一部分，俯视时配置于所述第一部分的所述接合部的密度小于俯视时配置于所述第二部分的所述接合部的密度。11.根据权利要求1至10中任一项所述的半导体模块，其特征在于，所述接合部配置于与所述栅极侧端边相反的一侧的端边侧。12.根据权利要求1至11中任一项所述的半导体模块，其特征在于，具备栅极导线，所述栅极导线与所述栅极焊盘连接，所述栅极导线具有与所述栅极焊盘连接的栅极接合部，所述栅极接合部在俯视时具有栅极长边方向，所述栅极接合部的所述栅极长边方向相对于所述接合部的所述长边方向具有角度。13.根据权利要求1至12中任一项所述的半导体模块，其特征在于，在所述主电路部配置有所述晶体管部的最小宽度或所述二极管部的最小宽度不同的多个所述半导体芯片，所述接合部的所述长边方向与所述第二方向之间所成的角度基于所述晶体管部的最小宽度或所述二极管部的最小宽度而变化。14.根据权利要求12所述的半导体模块，其特征在于，所述多个导线从所述主电极相对于所述主电路部向俯视时配置所述多个主端子的主端子侧延伸，所述栅极导线从所述主电极向与所述主端子侧相反的一侧延伸。15.根据权利要求1至14中任一项所述的半导体模块，其特征在于，所述第三方向是与所述第一方向相同的方向。16.根据权利要求1至15中任一项所述的半导体模块，其特征在于，所述栅极侧端边相对于所述主电路部在俯视时朝向与配置所述多个主端子的主端子侧相反的一侧配置。
技术总结
本发明提供一种半导体模块，其具备主电路部、多个电路电极、多个主端子和多个导线，在各个半导体芯片中，晶体管部和二极管部在第二方向上具有长边，各个半导体芯片具有包含栅极侧端边的多个端边，各个栅极侧端边在俯视时朝向同一侧配置，多个主端子以在俯视时不夹着主电路部的方式相对于主电路部配置于同一侧，多个导线分别具有接合部，接合部的长边方向相对于第二方向具有角度。第二方向具有角度。第二方向具有角度。
技术研发人员：大瀬智文
受保护的技术使用者：富士电机株式会社
技术研发日：2021.09.27
技术公布日：2022/12/6