封装件和制造封装结构的方法与流程

1.本技术的实施例涉及封装件和制造封装结构的方法。


背景技术：

2.集成电路的封装件变得越来越复杂，在相同封装件中封装了更多的器件管芯以实现更多的功能。例如，已经开发了集成芯片上系统(soic)以在相同封装件中包括多个器件管芯，诸如处理器和存储器多维数据集。soic可以包括使用不同技术形成的器件管芯并且具有接合至相同器件管芯的不同功能，从而形成系统。这可以节省制造成本并且优化器件性能。


技术实现要素：

3.本技术的一些实施例提供了一种封装件，包括：第一管芯，其中，所述第一管芯包括从所述第一管芯的第一表面朝向所述第一管芯的第二表面延伸的多个通孔；第二管芯，设置在所述第一管芯下方，其中，所述第一管芯的所述第二表面接合至所述第二管芯；隔离层，设置在所述第一管芯中，其中，所述多个通孔延伸穿过所述隔离层；密封剂，横向围绕所述第一管芯，其中，所述密封剂与所述隔离层横向分隔开；缓冲层，设置在所述第一管芯、所述隔离层和所述密封剂上方；以及多个导电端子，设置在所述隔离层上方，其中，所述多个导电端子电连接至所述多个通孔中的对应的通孔。
4.本技术的另一些实施例提供了一种封装件，包括：第一管芯，其中，所述第一管芯包括第一衬底，所述第一管芯还包括从所述第一衬底的顶面朝向所述第一管芯的底面延伸的第一通孔和第二通孔；隔离层，设置在所述第一衬底的所述顶面中的凹槽中，所述隔离层围绕所述第一通孔和所述第二通孔，其中，所述第一衬底在顶视图中围绕所述隔离层；以及第一密封剂，横向围绕所述第一管芯，其中，所述第一衬底介于所述隔离层和所述第一密封剂之间。
5.本技术的又一些实施例提供了一种制造封装结构的方法，所述方法包括：将第一管芯的第一表面接合至第二管芯，其中，所述第一管芯包括第一通孔；横向在所述第一管芯旁边形成密封剂；在所述第一管芯的第二表面中形成第一凹槽，所述第一凹槽在所述第一通孔周围延伸；以及在所述第一凹槽中形成隔离层，其中，所述隔离层通过所述第一管芯与所述密封剂分隔开。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.图1a至图1j是示出根据本发明的一些实施例的形成3dic结构的方法的示意性截面图。
8.图2a至图12是示出根据本发明的一些实施例的3dic结构的示意性各个视图。
9.图13a至图13e示出了根据一些实施例的形成封装件的截面图。
10.图14示出了根据一些实施例的用于形成3dic结构的工艺流程。
具体实施方式
11.以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
12.此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
13.根据各个实施例提供了封装结构及其形成方法。在一些实施例中，封装结构是集成芯片上系统(soic)封装件。根据一些实施例示出了形成soic封装件的中间阶段。贯穿各个视图和说明性实施例，相同的参考标号用于表示相同的元件。应该理解，虽然soic封装件的形成用作实例以解释本发明的实施例的概念，但是本发明的实施例易于适用于其它封装结构和封装方法，其中覆盖围绕顶部管芯的密封剂的表面以防止/减少密封剂的蚀刻。因此，在顶部管芯的衬底通孔(tsv)露出期间，可以保护密封剂的顶面免受凹坑缺陷并且可以减少腔室污染。
14.图1a至图1j是示出根据本发明的一些实施例的形成3dic结构的方法的示意性截面图。图2a是图1g的顶视图。图2b是图2a中的区域的放大图。图2c是图2b的示意性截面图。图1a至图1j也示意性地反映在图14中所示的工艺流程中。
15.图1a至图1c示出了接合至晶圆100并且通过密封剂127横向密封的管芯204。
16.参考图1a，提供了具有多个管芯104的晶圆100。根据本发明的一些实施例，管芯104包括ic管芯，并且可以是逻辑管芯(例如，中央处理单元、图形处理单元、片上系统、微控制器等)、存储器管芯(例如，动态随机存取存储器(dram)管芯、静态随机存取存储器(sram)管芯等)、电源管理管芯(例如，电源管理集成电路(pmic)管芯)、射频(rf)管芯、传感器管芯、微机电系统(mems)管芯、信号处理管芯(例如，数字信号处理(dsp)管芯)、前端管芯(例如，模拟前端(afe)管芯)等或它们的组合。而且，在一些实施例中，管芯104可以是不同的尺寸(例如，不同的高度和/或表面积)，并且在其它实施例中，管芯104可以是相同的尺寸(例如，相同的高度和/或表面积)。
17.晶圆100包括衬底105和衬底105上方的接合结构120。在一些实施例中，衬底105可以由硅形成，但是它也可以由其它iii族、iv族和/或v族元素或化合物形成，诸如硅、锗、镓、砷和它们的组合。衬底105也可以是绝缘体上硅(soi)的形式。soi衬底可以包括形成在绝缘
层(例如，埋氧等)上方的半导体材料(例如，硅、锗等)层，该绝缘层形成在半导体(诸如硅)衬底上。此外，可以使用的其它衬底包括多层衬底、梯度衬底、混合取向衬底、它们的任何组合等。
18.晶圆100还可以包括一个或多个集成电路器件、互连结构114、接触焊盘115、钝化层116以及衬底105和接合结构120之间的介电层117。集成电路器件可以包括有源和/或无源器件。一个或多个有源和/或无源器件可以形成在衬底105上和/或中。在一些实施例中，一个或多个有源和/或无源器件可以包括各种n型金属氧化物半导体(nmos)和/或p型金属氧化物半导体(pmos)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、保险丝等。互连结构114形成在衬底105和一个或多个有源和/或无源器件上方。互连结构114可以在形成在衬底105上的一个或多个集成电路器件之间提供电连接。互连结构114可以包括形成在介电结构111中的金属化结构113。
19.介电结构111可以包括多个介电层，诸如层间介电层(ild)和金属间介电层(imd)。在一些实施例中，介电结构111包括无机和/或有机介电材料的一个或多个层。例如，介电结构111的材料可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、低k介电材料的一个或多个层，诸如未掺杂的硅酸盐玻璃(usg)、磷硅酸盐玻璃(psg)、硼掺杂的磷硅酸盐玻璃(bpsg)、氟化石英玻璃(fsg)、sio
xcy
、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等。
20.金属化结构113包括彼此互连并且嵌入在介电结构111中的多个导电部件。导电部件可以包括导线、导电通孔和导电接触件的多层。导电接触件可以形成在ild中以将导线电连接至器件；导电通孔可以形成在imd中以电连接不同层中的导线。金属化结构113的导电部件可以包括金属、金属合金或它们的组合。例如，导电部件可以包括钨(w)、铜(cu)、铜合金、铝(al)、铝合金或它们的组合。在一些实施例中，金属化结构113的最顶部导电部件具有与介电结构111的顶面基本共面的顶面，但是本发明不限于此。
21.在一些实施例中，钝化层116形成在互连结构114上以覆盖介电结构111和金属化结构113。钝化层116可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅或它们的组合。在实施例中，钝化层116的材料与介电结构111的下面的介电层不同。例如，介电结构111的最顶部介电层包括氧化硅，而钝化层116包括氮化硅。但是，本发明不限于此。
22.接触焊盘115形成在互连结构114上方。接触焊盘115形成在钝化层116上并且穿透钝化层116以电连接至互连结构114的顶部导电部件，并且可以通过金属化结构113电耦接至一个或多个有源和/或无源器件。在一些实施例中，接触焊盘115可以包括导电材料，诸如铝、铜、钨、银、金、它们的组合等。
23.介电层117形成在互连结构114和接触焊盘115上方。在一些实施例中，介电层117可以包括不可光图案化的绝缘材料的一个或多个层。诸如氮化硅、氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、它们的组合等。在其它实施例中，介电层可以包括可光图案化的绝缘材料的一个或多个层，诸如聚苯并恶唑(pbo)、聚酰亚胺(pi)、苯并环丁烯(bcb)、它们的组合等。在一些实施例中，介电层使用cmp工艺、研磨工艺、蚀刻工艺、它们的组合等来平坦化。
24.参考图1a，接合结构120形成在介电层117上。接合结构120包括形成在介电层117上的绝缘层119以及形成在绝缘层119中的接合焊盘123。在一些实施例中，接合结构120还
包括形成在绝缘层119中的伪焊盘125。
25.在一些实施例中，接合焊盘123与形成在介电层117中并且穿透钝化层116的通孔121直接电接触，以电连接至金属化结构113的最顶部导电部件。在可选实施例中，接合焊盘123与置于接触焊盘115上的通孔(未示出)直接电接触。
26.在一些实施例中，绝缘层119包括不可光图案化的绝缘材料的一个或多个层，诸如氮化硅、氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、它们的组合等，并且可以使用cvd、pvd、ald、旋涂工艺、它们的组合等来形成。在一些实施例中，绝缘层119使用cmp工艺、研磨工艺、蚀刻工艺、它们的组合等来平坦化。在一些实施例中，绝缘层119和下面的介电层可以包括相同的材料。在其它实施例中，绝缘层119和下面的介电层可以包括不同的材料。
27.在一些实施例中，接合焊盘123、伪焊盘125和通孔121可以包括导电材料，诸如铝、铜、钨、银、金、它们的组合等。在一些实施例中，可以使用例如pvd、ald、电化学镀、化学镀、它们的组合等在互连结构上方形成导电材料。随后，使用合适的光刻和蚀刻方法图案化导电材料以形成接触焊盘。接合焊盘123、伪焊盘125和通孔121可以使用例如镶嵌工艺、双重镶嵌工艺、它们的组合等形成在绝缘层119中。在一些实施例中，平坦化接合焊盘123、伪焊盘125和绝缘层119，从而使得接合焊盘123和伪焊盘125的最顶面与绝缘层119的最顶面基本齐平或共面。
28.参考图1a，管芯204接合至晶圆100的第一侧上的管芯104以开始形成晶圆级管芯结构1000。相应的工艺示出为图14中所示的工艺流程中的步骤s10。管芯204可以是已经从另一半导体晶圆分割的管芯。虽然图中示出了一个管芯104和一个管芯204，但是管芯104和204的数量在本发明中不受限制。
29.管芯204和管芯104可以是相同类型的管芯或不同类型的管芯，并且管芯的类型在本发明中不受限制。管芯204可以是逻辑管芯(例如，中央处理单元、图形处理单元、片上系统、微控制器等)、存储器管芯(例如，动态随机存取存储器(dram)管芯、静态随机存取存储器(sram)管芯等)、电源管理管芯(例如，电源管理集成电路(pmic)管芯)、射频(rf)管芯、传感器管芯、微机电系统(mems)管芯、信号处理管芯(例如，数字信号处理(dsp)管芯)、前端管芯(例如，模拟前端(afe)管芯)等或它们的组合。此外，在多个管芯204接合至晶圆100的一些实施例中，管芯204可以是不同的尺寸(例如，不同的高度和/或表面积)，并且在其它实施例中，管芯204可以是相同的尺寸(例如，相同的高度和/或表面积)。
30.管芯204可以包括衬底205、一个或多个有源和/或无源器件(未示出)、以及互连结构214、接触焊盘215、介电层217、通孔221和接合结构220。接合结构220包括接合焊盘223、伪焊盘225和绝缘层219。在一些实施例中，管芯204的衬底205、互连结构214、接触焊盘215、介电层217、通孔221和接合结构220的材料和形成方法可以类似于晶圆100的衬底105、互连结构114、接触焊盘115、介电层117、通孔121和接合结构120，并且因此在此不再重复。
31.在一些实施例中，管芯204还包括形成在衬底205中并且电连接至互连结构214的导电通孔209。在一些实施例中，导电通孔209可以不规则地布置为阵列、多个阵列或它们的组合。导电通孔209可以延伸至互连结构214中以与互连结构214的导电部件物理和电接触。在一些实施例中，导电通孔209通过在衬底205中形成开口以及利用合适的导电材料填充开口来形成。在一些实施例中，开口可以使用合适的光刻和蚀刻方法来形成。可以使用物理气
相沉积(pvd)、原子层沉积(ald)、电化学镀、化学镀或它们的组合等利用铜、铜合金、银、金、钨、钽、铝、铝合金、它们的组合等填充开口。在一些实施例中，可以在利用合适的导电材料填充开口之前在开口中形成衬垫209j和/或粘合层209i。衬垫209j可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅等或它们的组合。粘合层209i可以包括ta、tan、ti、tin或它们的组合。
32.各种合适的接合技术可以用于管芯204至晶圆100的接合。例如，管芯204可以通过混合接合、熔融接合等或它们的组合接合至晶圆100。例如，管芯204至晶圆100的接合可以通过包括至少两种类型的接合的混合接合来实现，例如，包括金属至金属接合和非金属至非金属接合，诸如电介质至电介质接合。在一些实施例中，接合焊盘223接合至管芯(或称为底部管芯)104的接合焊盘123，并且伪焊盘225通过金属至金属的直接接合而接合至管芯104的伪焊盘125。根据本发明的一些实施例，金属至金属的直接接合是铜至铜的直接接合。接合焊盘223可以具有大于、等于或小于相应的接合焊盘123的尺寸的尺寸。伪焊盘225可以具有大于、等于或小于相应的伪焊盘125的尺寸的尺寸。此外，绝缘层219可以通过电介质至电介质接合而接合至绝缘层119，电介质至电介质接合可以是例如具有生成的si-o-si键的熔融接合。
33.在一些实施例中，可以如下面所讨论实施接合工艺。首先，为了避免未接合区域(例如，界面气泡)的出现，管芯204和管芯104的要接合的表面被处理得足够干净和光滑。然后，将管芯204拾取并且放置在管芯10上，在室温下利用轻微压力将管芯204和管芯104对准并且放置为物理接触以启动接合操作。此后，实施热处理，诸如高温下的退火工艺等，以加强管芯204和管芯104的要接合的表面之间的化学键，并且将化学键转变成共价键。在一些实施例中，在管芯104的接合结构120和器件管芯20的接合结构220之间形成接合界面。在一些实施例中，接合界面是混合接合界面，其包括接合焊盘123和接合焊盘223之间、伪焊盘125和伪焊盘225之间的金属至金属接合界面以及介电层119和介电层219之间的电介质至电介质接合界面。
34.在一些实施例中，管芯204以面至面的配置接合至管芯104。即，管芯204的正面面向管芯104的正面104a。但是，本发明不限于此。在一些实施例中，管芯204可以以面至背的配置接合至管芯104’，如图12中所示。换句话说，管芯104’和204中的一个的正面可以面向管芯104’和204中的另一个的背面，或者管芯204的背面可以面向管芯104’的背面。贯穿整个说明书，管芯的“正面”是指靠近接触焊盘的表面，并且也可以称为有源表面；管芯的“背面”是与正面相对的表面，并且可以是衬底的表面，其也可以称为后表面。
35.参考图1a，在管芯204接合至管芯104之后，可以实施背侧研磨工艺，以减薄管芯204，并且在背侧研磨工艺之后，导电通孔209可以不露出。如图1a中所示，在一些实施例中，导电通孔209可以不从管芯204的顶面(例如，背面)204b露出，当存在衬底205的覆盖导电通孔209的薄层时停止背侧研磨。但是，本发明不限于此。在一些其它实施例中，此时导电通孔209露出，并且导电通孔209的顶面和衬垫209j的顶面可以与衬底205的顶面(例如，背面)基本共面。在一些实施例中，可以跳过背侧研磨工艺。在一些实施例中，在实施平坦化工艺以去除密封剂127(图1b中所示)的位于管芯204的顶部上方的部分之后，导电通孔209可以露出。
36.参考图1b，在管芯204上方并且围绕管芯204形成密封剂127。相应的工艺示出为图
14中所示的工艺流程中的步骤s12。在一些实施例中，密封剂127包括不可光图案化绝缘材料的一个或多个层，诸如氮化硅、氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、它们的组合等，并且可以使用cvd、pvd、ald、旋涂工艺、它们的组合等来形成。在其它一些实施例中，密封剂127包括可光图案化绝缘材料的一个或多个层，诸如聚苯并恶唑(pbo)、聚酰亚胺(pi)、苯并环丁烯(bcb)、它们的组合等，并且可以使用旋涂工艺等来形成。这种可光图案化绝缘材料可以使用与光刻胶材料类似的光刻方法来图案化。在一些实施例中，密封剂127包括模塑料，诸如环氧树脂、树脂、可模制聚合物、它们的组合等。模塑料可以在基本为液态时施加，然后可以通过化学反应固化，诸如在环氧树脂或树脂中。在一些实施例中，模塑料是作为能够设置在管芯204周围和之间的凝胶或可延展的固体施加的紫外线(uv)或热固化聚合物。
37.参考图1c，平坦化密封剂127和管芯204，从而使得管芯204的背侧面204c与密封剂127的最顶面127b基本齐平或共面。在一些实施例中，此时导电通孔209露出，并且导电通孔209的顶面209b和衬垫209j的顶面可以与衬底205的顶面(例如，背面)205b基本共面。在这样的实施例中，导电通孔209也可以称为通孔(tv)209或衬底通孔(tsv)209。在一些实施例中，平坦化工艺可以包括cmp工艺、研磨工艺、蚀刻工艺、它们的组合等。为了简单起见，图1d至图1i中未示出衬底105和绝缘层119之间以及衬底205和绝缘层219之间的层、接触焊盘和元件。
38.图1d至图1e示出了根据本发明的一些实施例的管芯204中的凹槽205r的形成。在一些实施例中，凹槽205r通过使用掩模层129的图案化工艺形成。相应的工艺示出为图14中所示的工艺流程中的步骤s14至s18。
39.参考图1d，掩模层129形成在管芯104上以覆盖密封剂127的顶面127b和管芯204的顶面204b的部分。在一些实施例中，掩模层129包括光刻胶层，并且可以通过旋涂来形成。然后光刻胶层通过可接受的工艺来图案化，诸如通过使用将光刻胶层暴露于光。图案化形成暴露tsv 209的顶面209b和衬底205的顶面205b的位于tsv 209周围的中心部分的开口101。
40.参考图1d和图1e，在一些实施例中，由开口101暴露的衬底205凹进，从而横跨衬底205形成凹槽205r，并且tsv 209从衬底205突出。例如，可以通过蚀刻工艺(诸如湿蚀刻工艺、干蚀刻工艺或它们的组合)去除衬底205的横向位于tsv 209旁边的部分。蚀刻工艺可以利用衬底205和其它相邻材料(即，tsv 209和衬垫209j)之间的高蚀刻选择性比率。在一些实施例中，衬垫209j可以在蚀刻工艺之后基本保留，但是本发明不限于此。在一些实施例中，也可以通过蚀刻工艺去除衬垫209j的部分。
41.在实施凹进工艺之后，由掩模层129覆盖的剩余衬底205形成凹槽205r的侧壁，并且剩余衬底205的由开口101暴露的表面205c形成凹槽205r的底部205-bs。例如，凹槽205r可以具有1m至3m的深度。在一些实施例中，凹槽205r的侧壁可以是直的，并且垂直于衬底205的正面205a，如图1e中所示。在一些实施例中，凹槽205r的侧壁可以是倾斜的，并且朝向衬底205的正面205a逐渐变细，如图3中所示。
42.凹槽205r的底部暴露衬底205的表面205c，并且衬底205的表面205c低于衬底205的顶面205b，并且在它们之间具有阶梯205s。此外，衬底205的表面205c低于tsv 209的顶面209a，使得tsv 209具有从衬底205的表面205c突出的部分(例如，凹槽205r的底部205-bs)。
43.密封剂127的顶面127b和衬底205的部分205m的顶面205b由掩模层129覆盖以防
止/减少密封剂127的蚀刻，并且在蚀刻工艺期间不由凹槽205r暴露。因此，在tsv 209露出期间，可以保护密封剂127的顶面127b免受凹坑缺陷并且可以减少腔室污染。
44.图1f至图1g示出了根据本发明的一些实施例的嵌入在管芯204的衬底205中的隔离层130的形成。在一些实施例中，隔离层130形成为主体层并且与密封剂127分隔开。相应的工艺示出为图14中所示的工艺流程中的步骤s18至步骤s24。
45.参考图1f，掩模层129通过可接受的灰化或剥离工艺来去除，诸如使用氧等离子体等。在管芯204和密封剂127上形成隔离材料层130’以覆盖衬底205的顶面205a、tsv 209的顶面209a和密封剂127的顶面127b并且填充凹槽205r。在一些实施例中，隔离材料层130’形成为具有至少等于凹槽205r的高度的厚度(例如，tsv 209的从衬底205的表面205c突出的部分的厚度)。换句话说，隔离材料层130’完全填充凹槽205r。在一些实施例中，隔离材料层130’是共形层，即，隔离材料层130’在沿其上形成隔离材料层130’的区域延伸的工艺变化内具有基本相等的厚度。
46.隔离材料层130’可以包括诸如氮化硅的介电材料，但是其它介电材料(诸如氧化硅、碳化硅、氮化硅、氮氧化硅、氧掺杂的碳化硅、氮掺杂的碳化硅)、聚合物(其可以是感光材料，诸如pbo、聚酰亚胺或bcb)、低k介电材料(诸如psg、bpsg、fsg、sio
xcy
、sog、旋涂聚合物)、硅碳材料、它们的化合物、它们的复合物、它们的组合等也可以用于隔离材料层130’。隔离材料层130’可以使用合适的沉积工艺来形成，诸如cvd、原子层沉积(ald)等。在一些实施例中，隔离材料层130’可以是单层，如图1f中所示。在一些实施例中，隔离材料层130’可以是多层，如图4c中所示，这稍后将详细描述。
47.参考图1f和图1g，实施平坦化工艺，以去除隔离材料层130’的位于tsv 209的顶面209a和衬底205的顶面205b上方的部分，以便露出tsv 209，并且形成隔离层130a。平坦化工艺可以包括cmp工艺。
48.图2a示出了图1g的顶视图。图2b是图2a中的区域a的放大图。图2c示出了图2b中的线i-i的截面图。
49.参考图1g和图2a至图2c，隔离层130a嵌入在衬底205中并且横向位于tsv 209周围。隔离层130a围绕tsv 209的上侧壁。隔离层130a的侧壁和底部由衬底205围绕。衬底205的部分205m由密封剂127围绕。换句话说，隔离层130通过衬底205的先前由掩模层129覆盖的部分205m与密封剂127横向分隔开，并且隔离层130a的侧壁130s和密封剂127的侧壁127s具有非零距离d1。在一些实施例中，隔离层130的侧壁130s可以是直的，并且垂直于衬底205的正面205a，但是本发明不限于此。
50.参考图1g，在一些实施例中，隔离层130a的顶面130a在工艺变化内可以与tsv 209的顶面209a、衬底205的顶面205b和密封剂127的顶面127b基本共面。在一些实施例中，隔离层130a可以进一步延伸以覆盖密封剂127(未示出)的顶面127b。
51.参考图1g、图2a、图2b和图2c，隔离层130a是主体层(或称为整体层或连续层)。隔离层130a可以具有各种形状，诸如正方形、矩形、圆形和椭圆形或它们的组合。tsv 209的上侧壁由隔离件130a围绕，tsv 209的中间侧壁由衬底205围绕，并且tsv 209的下侧壁由互连结构214围绕。此外，在一些实施例中，粘合层209i和衬垫209j可以夹在tsv 209和隔离130a、tsv 209和衬底205以及tsv 209和互连结构214之间。
52.图1h至图1j示出了根据本发明的一些实施例的密封剂127和管芯204上方的缓冲
层137、导电端子143和绝缘层147的形成。相应的工艺示出为图14中所示的工艺流程中的步骤s20。
53.参考图1h，缓冲层137形成在密封剂127和管芯204上方。缓冲层137可以包括单层或多层。缓冲层137可以包括氧化硅、氮化硅、氮氧化硅、usg、teos、聚合物或它们的组合。聚合物包括感光材料，诸如聚苯并恶唑(pbo)、聚酰亚胺(pi)、苯并环丁烯(bcb)、它们的组合等。缓冲层137的形成方法包括合适的制造技术，诸如旋涂、化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、层压等。
54.此后，在缓冲层137中形成开口151。开口121可以具有大于、等于或小于tsv 209的尺寸的尺寸。在一些实施例中，开口151是通孔并且穿透缓冲层137以暴露对应的tsv 209。在一些实施例中，开口151是沟槽并且穿透缓冲层137以暴露tsv 209。开口151形成为进一步暴露tsv 209周围的隔离层130a。开口151的形成方法可以包括光刻和蚀刻工艺、激光钻孔工艺或它们的组合。在一些实施例中，隔离层130a和缓冲层137具有不同的材料，因此隔离层130a可以在用于形成开口151的蚀刻工艺期间用作蚀刻停止层。开口151的侧壁可以是直的或倾斜的。在一些实施例中，开口151的侧壁是倾斜的，并且朝向衬底205的正面205a逐渐变细，但是本发明不限于此。
55.参考图1i，导电端子143形成在缓冲层137上和开口151中以电耦接至tsv 209。导电端子143可以称为管芯连接件143。在一些实施例中，导电端子143是金属柱，诸如铜柱。导电端子143的材料可以包括铜、铝、无铅合金(例如，金、锡、银、铝或铜合金)或铅合金(例如，铅锡合金)。例如，导电端子143可以由sn-ag合金、sn-cu合金、sn-ag-cu合金等形成，并且可以是无铅或含铅的。
56.在导电端子143是金属柱的一些实施例中，导电端子143可以包括开口151中的晶种层139和晶种层139上的导电材料141。作为形成导电端子143的实例，晶种层139形成在开口151的表面和缓冲层137的顶面的部分上。在一些实施例中，晶种层139是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。晶种层139可以包括铜、钛、氮化钛、钽、氮化钽等，并且可以通过ald、cvd、物理气相沉积(pvd)等来形成。晶种层139包括钛层和钛层上方的铜层。晶种层139可以使用例如pvd等形成。在晶种层139上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。图案化形成穿过光刻胶的开口以暴露晶种层139。导电材料141形成在光刻胶的开口中和晶种层139的暴露部分上。导电材料141可以通过镀形成，诸如电镀或化学镀等。导电材料141可以包括金属，如铜、钛、钨、铝等。去除光刻胶和晶种层139的其上未形成导电材料141的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层139的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层139和导电材料141的剩余部分形成导电端子143。
57.在一些实施例中，导电端子143的底部置于tsv 209上，如放大图303中所示。在一些实施例中，导电端子143的底部置于tsv 209和衬垫209j上，如放大图302中所示。在一些实施例中，导电端子143的底部置于tsv209、衬垫209j和隔离层130a上，并且导电端子143通过隔离层130a与衬底205隔离，如放大图301中所示。
58.在一些实施例中，金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在导电端子143的顶部上形成导电帽145。导电帽可以包括镍、锡、锡铅、金、银、钯、铟、
镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
59.参考图1i和图1j，对晶圆100实施芯片探测工艺或其它合适的芯片测试工艺，以识别已知良好管芯和坏管芯。在芯片探测工艺之后去除导电帽145。此后，绝缘层147形成在导电端子143和缓冲层137上。在一些实施例中，绝缘层147可以包括不可光图案化绝缘材料的一个或多个层，诸如氮化硅、氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、它们的组合等，并且可以使用cvd、pvd、ald、旋涂工艺、它们的组合等来形成。在其它实施例中，绝缘层147可以包括可光图案化绝缘材料的一个或多个层，诸如聚苯并恶唑(pbo)、聚酰亚胺(pi)、苯并环丁烯(bcb)、它们的组合等，并且可以使用旋涂工艺等形成。这种可光图案化绝缘材料可以使用与光刻胶材料类似的光刻方法来图案化。在一些实施例中，绝缘层147使用cmp工艺、研磨工艺、蚀刻工艺、它们的组合等来平坦化。
60.在一些实施例中，此后，晶圆100例如通过锯切、激光烧蚀、蚀刻、它们的组合等来分割以形成单独的3dic结构1002，并且3dic结构1002中的一个在图1j中示出。3dic结构1002也称为soic结构。相应的工艺示出为图14中所示的工艺流程中的步骤s26。
61.图3至图12是示出根据本发明的其它一些实施例的各个3dic结构1003、1004、10041、10042、10043、10044、1006、1007、1008、1009、1010、1011和1012的示意性截面图。
62.参考图3，3dic结构1003类似于3dic结构1002，不同之处在于，3dic结构1003的隔离层130b的侧壁130s是倾斜的，并且朝向衬底205的正面205a逐渐变细，但是本发明不限于此。隔离层130b的侧壁130s的形状可以通过调整用于在衬底205中形成凹槽205r的蚀刻工艺的蚀刻参数来形成。
63.参考图4c，3dic结构1004类似于3dic结构1002，其中，3dic结构1004的隔离层130c包括多层。多层包括诸如氮化硅的介电材料，但是其它介电材料(诸如氧化硅、碳化硅、氮化硅、氮氧化硅、氧掺杂的碳化硅、氮掺杂的碳化硅)、聚合物(其可以是感光材料，诸如pbo、聚酰亚胺或bcb)、低k介电材料(诸如psg、bpsg、fsg、sio
xcy
、sog、旋涂聚合物)、硅碳材料、它们的化合物、它们的复合物、它们的组合等也可以用于多层。在一些实施例中，3dic结构1004的隔离层130c包括氮化物层1301(诸如氮化硅层)和氧化物层1302(诸如氧化硅层)。氮化物层1301形成在衬底205上以提供良好的耐水性，而氧化物层1302形成在氮化物层1301上以释放来自氮化物层1301的应力。
64.图4a至图4c是示出根据本发明的一些实施例的形成3dic结构1004的方法的示意性截面图。
65.参考图4a至图4c，氧化物层1302和氮化物层1301可以通过各种方法形成。在一些实施例中，共形形成具有沿绝缘体127的顶面127b、衬底的顶面205b、凹槽205r的侧壁和底部、衬垫209j的侧壁和tsv 209的顶面209a延伸的基本相等的厚度的氮化物材料层1301’
。然后在氮化物层1301上形成氧化物材料层1302’
，如图4a中所示。实施平坦化工艺以去除氧化物材料层1302’
和氮化物材料层1301’
的部分，以便露出tsv 209，并且形成氧化物层1302和氮化物层1301，如图4b中所示。此后，在密封剂127和管芯204上方形成缓冲层137、导电端子143和绝缘层147，如图4c中所示。
66.3dic结构1004可以是图5a至图5d中所示的3dic结构10041、10042、10043或10044。图5a至图5d示出了根据各个实施例的图4c中的区域b的放大图。
67.参考图5a至图5d，将氮化物层1301填充在凹槽205r的间隔中，使得氮化物层1301的
底面与衬底205接触，并且氮化物层1301的侧壁与衬垫209j接触。氧化物层1302填充在从氮化物层1301留下的凹槽205r的间隔中。
68.在一些实施例中，氮化物层1301和氧化物层1302的顶面与缓冲层137接触，并且不与导电端子143接触，如图5a中所示。在一些实施例中，氮化物层1301的顶面与导电端子143接触，并且氧化物层1302与缓冲层137接触，如图5b中所示。在一些实施例中，氮化物层1301的顶面与导电端子143接触，并且氧化物层1302与导电端子143和缓冲层137接触，如图5c中所示。在一些实施例中，氮化物层1301的顶面与导电端子143和缓冲层137接触，并且氧化物层1302与缓冲层137接触，如图5d中所示。在一些实施例中，氧化物层1302的顶面与氮化物层1301的顶面、衬底205的顶面205b、密封剂127的顶面207a以及衬垫209j、粘合层209i和tsv 209的顶面基本共面。
69.图6a至图6g是示出根据本发明的一些实施例的3dic结构1006的示意性各个视图。图6b至图6d示出了图6a中的线ii-ii的顶视图。图6f和图6g示出了图6e中的线ii-ii的顶视图。
70.参考图6a至图6g，3dic结构1006类似于3dic结构1002，其中，利用多个隔离部分130d。多个隔离部分130d的每个可以具有诸如以上参考130a、130b和/或130c所讨论的那些形式。在一些实施例中，多个隔离部分130d中的一个或每个可以是tsv 209中的对应的一个或多个周围的圆(如图6b和图6f中所示)、tsv 209中的对应的一个或多个周围的条(如图6d和图6g中所示)或tsv 209中的对应的一个或多个周围的弯曲线(如图6d和图6h中所示)。但是，本发明的实施例不限于这些，多个隔离部分130d可以包括多种形状，并且这些形状可以是规则的或不规则的。
71.多个隔离部分130d的每个可以围绕相同数量的tsv 209。在一些实施例中，多个隔离部分130d的每个围绕一个tsv 209，如图6b和图6f中所示。在一些实施例中，多个隔离部分130d的每个围绕四个tsv 209，如图6c和图6g中所示。多个隔离部分130d可以具有大约相同的宽度w和相同的面积。例如，多个隔离部分130d的位于对应的介电层209j的侧壁与隔离部分130d的最近边缘之间的部分的宽度w1或w2约为0.5m至1.5m。
72.在一些实施例中，多个隔离部分130d的每个布置为与对应的tsv 209的中心或中心线c对准，如图6a至图6d中所示。在一些实施例中，多个隔离部分130d的每个布置为从对应的tsv 209的中心或中心线c偏移，如图6e至图6h中所示。多个隔离部分130d中的相邻隔离部分之间的距离d
pp
可以相同或不同。
73.图7a和图7b是示出根据本发明的一些实施例的3dic结构1007的示意性各个视图。图7b示出了图7a中的线ii-ii的顶视图。
74.参考图7a和图7b，3dic结构1007类似于3dic结构1006，其中，3dic结构1006的隔离层130e包括彼此分隔开的隔离部分130e1和130e2。多个隔离部分130e1和130e2的每个可以具有诸如以上参考130a、130b和/或130c讨论的那些结构。隔离部分130e1和130e2可以围绕不同数量的tsv 209。此外，隔离部分130e1和130e2可以具有便于布局设计的不同的宽度w1和w2、不同的面积或不同的形状。在一些实施例中，隔离部分130e1围绕一列tsv 209，并且隔离部分130e2围绕两列tsv 209，并且隔离部分130e1的宽度w1小于隔离部分130e2的宽度w2，但是本发明不限于此。
75.3dic结构1007还包括设置在导电端子143之间的伪端子143p，如图7a中所示。伪端
子143p浮动设置在缓冲层137上，并且不穿透至缓冲层137中。tsv 209不设置在伪端子143p下方，并且隔离层130e不延伸至伪端子143p下方。在一些实施例中，隔离部分p1和p2之间的距离d
pp
在一些实施例中大于伪端子143p的宽度w
dt
，如图7a和图7b中所示。
76.图8a至图8c是示出根据本发明的一些实施例的3dic结构1008的示意性各个视图。图8b和图8c示出了图8a中的线ii-ii的顶视图。
77.参考图8a至图8c，3dic结构1008类似于3dic结构1007，其中，3dic结构1009的隔离层130f包括彼此分隔开的隔离部分130f1、130f2、130f3和130f4。多个隔离部分130f1、130f2、130f3和130f4的每个可以具有诸如以上参考130a、130b和/或130c所讨论的那些结构。
78.3dic结构1008的管芯205包括第一区域r1和第二区域r2。第一区域r1中的tsv 209的密度低于第二区域r2中的tsv 209的密度。在一些实施例中，为了cmp均匀性，隔离部分130f1、130f2、130f3和130f4的每个形成为围绕相同数量的tsv 209的条，如图8b中所示。在一些实施例中，为了cmp均匀性，隔离部分130f1和130f2的每个形成为围绕两个tsv 209的矩形，并且隔离部分130f3和130f4的每个形成为围绕四个tsv209的条，如图8c中所示。隔离部分130f1、130f2、130f3和130f4可以分别形成为具有不同的宽度w1、w2、w3和w4以及不同的面积。在一些实施例中，宽度w1大于宽度w2，宽度w2大于w3，宽度w3大于w4，但是本发明不限于此。此外，隔离部分130f1和130f2可以延伸至伪端子143p下方以进一步提高cmp均匀性。在一些实施例中，隔离部分130f1、130f2和130f3布置为分别与对应的tsv 209的中心线c1、c3和c4对准。隔离部分130f2布置为从对应的tsv 209的中心线c2偏移。
79.图9a至图9c是示出根据本发明的一些实施例的3dic结构1009的示意性各个视图。图9b和图9c示出了图9a中的线ii-ii的顶视图。
80.参考图9a至图9c，3dic结构1009类似于3dic结构1006，不同之处在于，3dic结构1009的隔离层130g包括彼此分隔开的隔离部分130g1、130g2和130g3以及伪部分130p。隔离部分130g1、130g2和130g3以及伪部分130p的每个可以具有诸如以上参考130a、130b和/或130c所讨论的那些结构。隔离部分130g1、130g2和130g3围绕相同数量的tsv 209。隔离部分130g1、130g2和130g3具有大约相同的宽度w，但是本发明不限于此。伪部分130p包括伪部分130p1和130p2。伪部分130p1和130p2不围绕任何tsv 209。
81.伪部分130p1设置在伪端子143p下方，并且与隔离部分130g1、130g2和130g3横向分隔开。伪部分130p2包括伪部分130p21和伪部分130p22。每个伪部分130p21和130p22与隔离部分130g1、130g2和130g3以及密封剂127横向分隔开。在伪部分130p21和130p22上不提供伪端子143p和导电端子143，并且不提供tsv 209以穿透伪部分130p2。
82.伪部分130p1、130p21和130p22可以具有相同的形状或不同的形状。伪部分130p1、130p21和130p22的形状可以与隔离部分130g1、130g2和130g3的形状相同或不同。在一些实施例中，伪部分130p1、130p21和130p22以及隔离部分p是条，如图9b中所示。在一些实施例中，伪部分130p1、130p21和130p22以及隔离部分130g1、130g2和130g3是圆形，如图9c中所示。但是，本发明的实施例不限于此，并且伪部分130p1、130p21和130p22以及隔离部分130g1、130g2和130g3的形状没有特别限制，并且可以根据设计来调整和改变。
83.伪部分130p1、130p21和130p22具有宽度w1’、w2’和w3’，并且宽度w1’、w2’和w3’可以相同或不同。此外，宽度w1’、w2’和w3’可以与隔离部分130g1、130g2和130g3的宽度w相同或不同。伪部分130p1和隔离部分130g1之间的距离d1
l
可以与伪部分130p1和隔离部分p2之
间的距离d1r相同或不同。伪部分130p21和密封剂127之间的距离d2
l
可以与伪部分130p21和隔离部分130g1之间的距离d2r相同或不同。伪部分130p22和隔离部分130g3之间的距离d3
l
可以与伪部分130p22和密封剂127之间的距离d3r相同或不同。
84.图10至图12是示出根据本发明的一些实施例的3dic结构1010、1011和1012的示意性截面图。
85.参考图10和图11，3dic结构1010和1011类似于3dic结构1002，其中，3dic结构1010和1011每个还包括形成在管芯204的背侧面204c上方的再分布结构131，以电连接管芯204的tsv 209和/或电连接至外部器件。为了说明的目的，示出了类似于以上所讨论的3dic结构1002的3dic结构，并且在一些实施例中，可以使用诸如以上所讨论的那些的其它3dic结构。再分布结构131可以包括一个或多个介电层133和一个或多个介电层133中的相应金属化图案135。金属化图案135有时称为再分布线(rdl)。介电层133可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、低k介电材料，诸如psg、bpsg、fsg、sio
xcy
、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等。介电层133可以通过任何合适的方法来沉积，诸如旋转、cvd、pecvd、hdp-cvd等。金属化图案135包括导线135m，如图10中所示。在一些实施例中，金属化图案135包括导线135m和导电通孔cv，如图11中所示。导电通孔135v和导线135m的侧壁可以是直的或倾斜的。在一些实施例中，导电通孔v具有倾斜的侧壁并且朝向衬底205逐渐变细。
86.金属化图案135可以形成在介电层133中，例如，通过使用光刻技术在介电层133上沉积并且图案化光刻胶材料以暴露介电层133的将成为金属化图案135的部分。蚀刻工艺(诸如各向异性干蚀刻工艺)可以用于在介电层133中创建对应于介电层133的暴露部分的凹槽和/或开口。凹槽和/或开口可以内衬有扩散阻挡层并且填充有导电材料。扩散阻挡层可以包括通过ald等沉积的tan、ta、tin、ti、cow等的一个或多个层，并且导电材料可以包括通过cvd、pvd等沉积的铜、铝、钨、银和它们的组合等。可以诸如通过使用cmp去除介电层上的任何过量扩散阻挡层和/或导电材料。
87.3dic结构1010的隔离层130g可以类似于隔离层130a、130b或130c。3dic结构1011的隔离层130h可以类似于隔离层130a、130b、130c、130d、130e或130f。
88.在一些实施例中，至少一个集成无源器件(ipd)(未示出)也可以设置在再分布结构131上。ipd可以使用诸如薄膜和光刻处理的标准晶圆制造技术来制造，并且可以通过例如倒装芯片接合或引线接合等安装在再分布结构131上。
89.参考图12，3dic结构1012类似于3dic结构1002、1003、1004、1006、1007、1008、1009、1010或1011，并且3dic结构1012的隔离层130i可以类似于隔离层130a、130b、130c、130d、130e或130f。如图12中所示，管芯204以面至背配置接合至管芯104’。即，管芯204的正面204a面向管芯104’的背面104b’。管芯104’类似于管芯104，其中，管芯104’还包括衬底105’中的tsv 109’和衬底105的背面105b’上的接合结构120’。tsv109’类似于tsv 209。在一些实施例中，tsv 109’穿透衬底105’并且连接至形成在衬底105’的正面105a’上的互连结构114’。在一些实施例中，可以在形成tsv 109’之前形成衬垫109j’和/或粘合层109i’，使得tsv 109’可以与衬底105’分隔开。
90.接合结构120’形成在衬底105’的背面105b’上并且与管芯204的接合结构220接合。接合结构120’类似于接合结构120。在一些实施例中，接合结构120’可以包括接合焊盘
123’和伪焊盘125’。接合焊盘123’和伪焊盘125’可以将管芯204的接合焊盘223和伪焊盘225连接至管芯104’的互连结构114’作为3dic结构1002。如图12中所示，接合结构120’的接合焊盘123’通过tsv 109’连接至互连结构114’。
91.图13a至图13e示出了根据一些实施例的形成封装件的截面图。
92.参考图13a，提供载体衬底102，并且在载体衬底102上形成释放层124。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，从而可以同时在载体衬底102上形成多个封装件。释放层124可以由基于聚合物的材料形成，其可以与载体衬底102一起从将在随后步骤中形成的上面的结构去除。在一些实施例中，释放层124是基于环氧树脂的热释放材料，其在加热时失去其粘合性，诸如光热转换(lthc)释放涂层。在一些实施例中，释放层124可以是紫外(uv)胶，其在暴露于uv光时失去其粘合性。释放层124可以作为液体分配并且固化，可以是层压至载体衬底102上的层压膜，或者可以是类似的。释放层124的顶面可以齐平并且可以具有高度的平面性。
93.在释放层124上形成介电层108。在一些实施例中，介电层108由聚合物形成，诸如聚苯并恶唑(pbo)、聚酰亚胺、苯并环丁烯(bcb)等。在其它实施例中，介电层108由：氮化物，诸如氮化硅；氧化物，氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)等；等形成。介电层108可以通过任何可接受的沉积工艺来形成，诸如旋涂、化学气相沉积(cvd)、层压等或它们的组合。
94.参考图13a，在释放层124上形成导电柱118。作为形成导电柱118的实例，在释放层124上方形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。例如，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如pvd等形成。在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，如铜、钛、钨、铝等。去除光刻胶和晶种层的其上未形成导电材料的部分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。晶种层和导电材料的剩余部分形成导电柱118。
95.参考图13b，3dic结构1002通过粘合剂128粘合至介电层108。为了说明的目的，示出3dic结构1002，并且在一些实施例中，可以使用以上讨论的其它3dic结构。粘合剂128位于3dic结构1002的背侧面上并且将3dic结构1002粘合至释放层124。粘合剂128可以是任何合适的粘合剂、环氧树脂、管芯附接膜(daf)等。
96.参考图13c，在各个组件上形成密封物142。在形成之后，密封物142横向密封导电柱118和3dic结构1002。在一些实施例中，密封物142包括模塑料、模制底部填充物、诸如环氧树脂的树脂、它们的组合等。在一些其它实施例中，密封物142包括可以很容易地通过曝光和显影工艺或激光钻孔工艺来图案化的感光材料，诸如聚苯并恶唑(pbo)、聚酰亚胺(pi)、苯并环丁烯(bcb)、它们的组合等。在可选实施例中，密封物142包括诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、它们的组合等。
97.在一些实施例中，密封物142包括复合材料，该复合材料包括基底材料(诸如聚合
物)和基底材料中的多种填充物。填充物可以是单一元素、诸如氮化物、氧化物的化合物或它们的组合。例如，填充物可以包括氧化硅、氧化铝、氮化硼、矾土、硅土等。填充物的截面形状可以是圆形、椭圆形或任何其它形状。在一些实施例中，填充物是球形颗粒等。填充物的截面形状可以是圆形、椭圆形或任何其它形状。在一些实施例中，填充物包括固体填充物，但是本发明不限于此。在一些实施例中，填充物的一小部分可以是中空填充物。
98.密封物142可以通过压缩模制、传递模制、旋涂、层压、沉积或类似的工艺来施加，并且可以形成在载体衬底102上方，从而掩埋或覆盖导电柱118和/或3dic结构1002。然后固化密封物142。导电柱118穿透密封物142，并且导电柱118有时称为通孔118或集成扇出通孔(tiv)118。
99.参考图13c，然后对密封物142实施平坦化工艺以去除密封物142的部分，从而使得通孔118和导电端子(管芯连接件)143的顶面暴露。在通孔118的顶面和3dic结构1002的前侧面不共面的一些实施例中，通孔118的部分或/和介电材料140的部分也可以通过平坦化工艺去除。在一些实施例中，通孔118、导电端子143、绝缘层147和密封物142的顶面在平坦化工艺之后基本共面。平坦化工艺可以是例如化学机械抛光(cmp)、研磨工艺等。在一些实施例中，可以省略平坦化，例如，如果通孔118和导电端子143已经暴露。
100.参考图13d，在通孔118、密封物142和3dic结构1002的前侧面上方形成前侧再分布结构144。前侧再分布结构144包括介电层146、150、154和158；金属化图案148、152和156；以及凸块下金属(ubm)160。金属化图案148、152和156也可以称为导电再分布层或再分布线。前侧再分布结构144示出为实例。可以在前侧再分布结构144中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略下面讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复下面讨论的步骤和工艺。
101.作为形成前侧再分布结构144的实例，介电层146沉积在密封物142、通孔118和导电端子143上。在一些实施例中，介电层146由可以使用光刻掩模图案化的感光材料形成，诸如pbo、聚酰亚胺、bcb等。介电层146可以通过旋涂、层压、cvd等或它们的组合形成。然后图案化介电层146。图案化形成暴露通孔118和导电端子143的部分的开口。图案化可以通过可接受的工艺进行，诸如当介电层146是感光材料时通过将介电层146暴露于光或者通过使用例如各向异性蚀刻的蚀刻。如果介电层146是感光材料，则介电层146可以在曝光之后显影。
102.然后形成金属化图案148。金属化图案148包括位于介电层146的顶面上并且沿介电层146的顶面延伸的导线cl。金属化图案148还包括延伸穿过介电层146以物理和电连接至通孔118和3dic结构1002的导电通孔v。导电通孔148v和导线148c的侧壁可以是直的或倾斜的。在一些实施例中，导电通孔v具有倾斜的侧壁并且朝向3dic结构1002逐渐变细。为了形成金属化图案148，在介电层146上方和延伸穿过介电层146的开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。晶种层可以使用例如pvd等形成。然后在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案148。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀(诸如电镀、化学镀等)形成。导电材料可以包括金属，如铜、钛、钨、铝等。导电材料和晶种层的下面的部分的组合形成金属化图案148。去除光刻胶和晶种层的其上未形成导电材料的部
分。光刻胶可以通过可接受的灰化或剥离工艺去除，诸如使用氧等离子体等。一旦去除光刻胶，去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。
103.介电层150、154、158和金属化图案152、156交替形成。介电层150、154和158可以以类似于介电层146的方式形成，并且可以由与介电层146相同的材料形成。金属化图案152和156可以包括位于下面的介电层上的导线152c和156c以及分别延伸穿过下面的介电层的导电通孔152v和156v。金属化图案152和156可以以类似于金属化图案148的方式形成，并且可以由与金属化图案148相同的材料形成。ubm 160可选地形成在介电层158上并且延伸穿过介电层158。ubm 160可以以类似于金属化图案148的方式形成，并且可以由与金属化图案148相同的材料形成。
104.参考图13d，在ubm 160上形成导电连接件162。导电连接件162可以是球栅阵列(bga)连接件、焊球、金属柱、可控塌陷芯片连接(c4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(enepig)形成的凸块等。导电连接件162包括通过溅射、印刷、电镀、化学镀、cvd等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。在另一实施例中，导电连接件162可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件162通过诸如蒸发、电镀、印刷、焊料转移、焊球放置等这样的常用方法，通过最初形成焊料层来形成。一旦在结构上形成焊料层，可以实施回流工艺以将材料成形为期望的凸块形状。
105.参考图13d和图13e，实施载体衬底剥离以将载体衬底102从介电层108脱离(或“剥离”)以形成封装件166。根据一些实施例，剥离包括将诸如激光或uv光的光投射在释放层124上，使得释放层124在光的热量下分解，并且可以去除载体衬底102。然后将封装件166翻转并且放置在带(未示出)上。
106.参考图13e，顶部封装件500可以接合至封装件166。顶部封装件500包括衬底502和耦接至衬底502的一个或多个堆叠管芯(或管芯)508。衬底502可以由诸如硅、锗、金刚石等的半导体材料制成。在一些实施例中，也可以使用复合材料，诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化锗硅、磷砷化镓、磷化镓铟、这些的组合等。此外，衬底502可以是soi衬底。通常，soi衬底包括半导体材料层，诸如外延硅、锗、硅锗、soi、绝缘体上的硅锗(sgoi)或它们的组合。在一些实施例中，衬底502基于绝缘芯，诸如玻璃纤维增强树脂芯。一种示例性芯材料是玻璃纤维树脂，诸如fr4。可以用于芯材料的其它材料包括双马来酰亚胺-三嗪(bt)树脂，或者可选地其它印刷电路板(pcb)材料或膜。诸如味之素积聚膜(abf)或其它层压材料的积聚膜可以用于衬底502。
107.衬底502可以包括有源和无源器件(未示出)。本领域普通技术人员将认识到，各种各样的器件，诸如晶体管、电容器、电阻器、这些的组合等可以用于生成用于顶部封装件500的设计的结构和功能要求。器件可以使用任何合适的方法形成。
108.衬底502也可以包括金属化层(未示出)和通孔506。金属化层可以形成在有源和无源器件上方并且设计为连接各个器件以形成功能电路。金属化层可以由电介质(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，具有互连导电材料层的通孔，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双重镶嵌等)形成。在一些实施例中，衬底502基本没有
有源和无源器件。
109.衬底502可以在衬底502的第一侧上具有接合焊盘503以耦接至堆叠管芯508，并且在衬底502的第二侧上具有接合焊盘504，第二侧与衬底502的第一侧相对，以耦接至导电连接件168。在一些实施例中，接合焊盘503和504通过在衬底502的第一侧和第二侧上的介电层(未示出)中形成凹槽(未示出)来形成。凹槽可以形成为允许接合焊盘503和504嵌入至介电层中。在其它实施例中，省略凹槽，因为接合焊盘503和504可以形成在介电层上。在一些实施例中，接合焊盘503和504包括由铜、钛、镍、金、钯等或它们的组合制成的薄晶种层(未示出)。接合焊盘503和504的导电材料可以沉积在薄晶种层上方。导电材料可以通过电化学镀工艺、化学镀工艺、cvd、ald、pvd等或它们的组合形成。在实施例中，接合焊盘503与504的导电材料是铜、钨、铝、银、金等或它们的组合。在一些实施例中，接合焊盘503和504是使用与早先关于ubm 160描述的相同或类似的工艺形成的ubm。
110.在所示的实施例中，堆叠管芯508通过引线接合510耦接至衬底502，但是可以使用其它连接，诸如导电凸块。在一些实施例中，堆叠管芯508是堆叠存储器管芯。例如，堆叠存储器管芯508可以包括低功率(lp)双倍数据速率(ddr)存储器模块，诸如lpddr1、lpddr2、lpddr3、lpddr4等存储器模块。
111.在一些实施例中，堆叠管芯508和引线接合510可以由模制材料512密封。模制材料512可以例如使用压缩模制而模制在堆叠管芯508和引线接合510上。在一些实施例中，模制材料512是模制化合物、聚合物、环氧树脂、氧化硅填充材料等或它们的组合。可以实施固化步骤以固化模制材料512，其中固化可以是热固化、uv固化等或它们的组合。
112.在一些实施例中，堆叠管芯508和引线接合510掩埋在模制材料512中，并且在模制材料512固化之后，实施平坦化步骤，诸如研磨，以去除模制材料512的过量部分，并且为顶部封装件500提供基本平坦的表面。
113.在形成顶部封装件500之后，顶部封装件500经由导电连接件168和接合焊盘504接合至info封装件166。在一些实施例中，堆叠存储器管芯508可以通过引线接合510、接合焊盘503和504、通孔506、导电连接件168和通孔118耦接至3dic结构1002。
114.导电连接件168可以类似于以上描述的导电连接件162，并且此处不再重复描述，但是导电连接件168和162不必相同。在一些实施例中，在接合导电连接件168之前，导电连接件168涂覆有焊剂(未示出)，诸如免清洗焊剂。导电连接件168可以浸入焊剂中或者焊剂可以喷射至导电连接件168上。
115.在一些实施例中，导电连接件168在其上形成有环氧树脂焊剂(未示出)，然后回流在顶部封装件500附接至封装件166之后剩余环氧树脂焊剂的至少一些环氧树脂部分。该剩余的环氧树脂部分可以用作底部填充物以减少应力并且保护由回流导电连接件168引起的接头。在一些实施例中，可以在顶部封装件500和封装件166之间形成围绕导电连接件168的底部填充物170。底部填充物170可以在附接顶部封装件500之后通过毛细流动工艺形成或者可以在附接顶部封装件500之前通过合适的沉积方法形成。
116.顶部封装件500和封装件166之间的接合可以是焊料接合或直接金属至金属(诸如铜至铜或锡至锡)的接合。在实施例中，顶部封装件500通过回流工艺接合至封装件166。在该回流工艺期间，导电连接件168与接合焊盘504和通孔118接触以将顶部封装件500物理和电耦接至封装件166。
117.基于以上讨论，可以看出本发明提供了各个优势。但是，应该理解，不是所有优势都必须在此处讨论，并且其它是实施例可以提供不同的优势，并且没有特定的优势对于所有实施例都是需要的。在一些实施例中，密封剂的顶面和衬底的部分的顶面由掩模层覆盖以防止/减少密封剂的蚀刻，并且在蚀刻工艺期间不由凹槽暴露。因此，在tsv露出期间，可以保护密封剂的顶面免受凹坑缺陷并且可以减少腔室污染。
118.上面讨论了各个实施例。也可以包括其它部件和工艺。例如，可以包括测试结构以帮助对3d封装或3dic器件进行验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，它允许测试3d封装或3dic、使用探针和/或探针卡等。验证测试可以在中间结构以及最终结构上实施。此外，本文公开的结构和方法可以与结合了已知良好管芯的中间验证的测试方法结合使用，以增加良率并且降低成本。
119.在实施例中，封装件包括：第一管芯，其中，第一管芯包括从第一管芯的第一表面朝向第一管芯的第二表面的多个通孔；第二管芯，设置在第一管芯下方，其中，第一管芯的第二表面接合至第二管芯；隔离层，设置在第一管芯中，其中，多个通孔延伸穿过隔离层；密封剂，横向围绕第一管芯，其中，密封剂与隔离层横向分隔开；缓冲层，设置在第一管芯、隔离层和密封剂上方；以及多个导电端子，设置在隔离层上方，其中，多个导电端子电连接至多个通孔中的对应的通孔。在实施例中，隔离层包括围绕第一管芯中的多个通孔的主体层。在实施例中，隔离层包括多个隔离部分，其中，多个隔离部分的每个隔离部分围绕多个通孔中的至少一个通孔。在实施例中，多个隔离部分的每个隔离部分围绕相同数量的多个通孔。在实施例中，多个隔离部分包括第一隔离部分和第二隔离部分，其中，第一隔离部分围绕多个通孔中的第一数量的通孔，其中，第二隔离部分围绕多个通孔中的第二数量的通孔，其中，第一数量与第二数量不同。在实施例中，多个隔离部分的每个隔离部分具有相同的宽度。在实施例中，多个隔离部分包括第一隔离部分和第二隔离部分，其中，第一隔离部分具有第一宽度，其中，第二隔离部分具有第二宽度，其中，第一宽度与第二宽度不同。在实施例中，隔离层包括与多个隔离部分分隔开的伪隔离部分，伪隔离部分设置在多个隔离部分中的相邻隔离部分之间，并且其中，多个通孔中没有通孔穿透伪隔离部分。在实施例中，隔离层包括与多个隔离部分分隔开的伪隔离部分，伪隔离部分设置在多个隔离部分的第一隔离部分和密封剂之间，其中，第一隔离部分是最靠近第一管芯的边缘的隔离部分，并且其中，多个通孔中没有通孔穿透伪隔离部分。
120.在实施例中，封装件包括：第一管芯，其中，第一管芯包括第一衬底，第一管芯还包括从第一衬底的顶面朝向第一管芯的底面延伸的第一通孔和第二通孔；隔离层，设置在第一衬底的顶面中的凹槽中，隔离层围绕第一通孔和第二通孔，其中，第一衬底在顶视图中围绕隔离层；以及第一密封剂，横向围绕第一管芯，其中，第一衬底介于隔离层和第一密封剂之间。在实施例中，第一衬底的顶面与第一密封剂的顶面和隔离层的顶面齐平。在实施例中，封装件还包括：缓冲层，设置在第一密封剂、第一管芯和隔离层上方，其中，缓冲层的底面与第一密封剂、第一管芯和隔离层的顶面接触。在实施例中，封装件还包括：伪端子，位于缓冲层上方，其中，隔离层延伸至伪端子下方。在实施例中，封装件还包括：伪端子，位于缓冲层上方，其中，隔离层不延伸至伪端子下方。在实施例中，隔离层包括多层。
121.在实施例中，制造封装结构的方法包括：将第一管芯的第一表面接合至第二管芯，其中，第一管芯包括第一通孔；横向在第一管芯旁边形成密封剂；在第一管芯的第二表面中
形成第一凹槽，第一凹槽在第一通孔周围延伸；以及在第一凹槽中形成隔离层，其中，隔离层通过第一管芯与密封剂分隔开。在实施例中，第一管芯包括第二通孔，其中，第一凹槽在第一通孔和第二通孔周围连续延伸。在实施例中，第一管芯包括第二通孔，还包括形成围绕第二通孔的第二凹槽，其中，形成隔离层包括在第一凹槽中形成第一隔离部分以及在第二凹槽中形成第二隔离部分，其中，第一隔离部分与第二隔离部分隔开。在实施例中，方法还包括：形成第二凹槽，其中，第二凹槽不暴露导电部件；以及在第二凹槽中形成隔离层。在实施例中，方法还包括：在密封剂、隔离层、多个通孔和第一管芯上形成缓冲层；以及在缓冲层上形成导电端子，其中，导电端子电连接至第一通孔。