具有测试垫的半导体元件及其制备方法与流程

xylene))。
11.在一些实施例中，该半导体穿孔包括一晶种层，设置在该二隔离层与该填充层之间以及在该填充层与该测试垫之间，且电性耦接到该填充层与该测试垫。
12.在一些实施例中，该半导体穿孔包括一粘着层，设置在该晶种层与该二隔离层之间以及在该晶种层与该测试垫之间，且电性耦接到该晶种层与该测试垫，其中该粘着层包含钛、钽、钛钨或氮化锰。
13.在一些实施例中，该半导体穿孔包括一阻障层，设置在该粘着层与该二隔离层之间以及在该粘着层与该测试垫之间，且电性耦接到该粘着层与该测试垫，其中该阻障层包含钽、氮化钽、钛、氮化钛、铼、硼化镍或氮化钽/钽双层。
14.在一些实施例中，该半导体穿孔的各侧壁呈锥形。
15.在一些实施例中，该功能方块包括一互补式金属氧化物半导体(complementary metal-oxide-semiconductor transistor)、一金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor)或一鳍式场效晶体管(fin field-effect-transistor)或类似物。
16.在一些实施例中，该重分布结构包括一第一隔离层，设置在该第一钝化层上，且该第一导电部与该第二导电部设置在该第一隔离层中，其中该第一隔离层包含聚苯并恶唑、聚酰亚胺、苯并环丁烯、阻焊膜、氮氧化硅、氧化氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃或掺杂硼的磷硅酸盐玻璃。
17.在一些实施例中，该重分布结构的该第二导电部包括一导体层，设置在该第一隔离层中且电性耦接到该半导体穿孔；以及一阻障层，设置在该第一隔离层与该导体层之间、在该电路层与该导体层之间，以及在该半导体穿孔与该导体层之间。
18.在一些实施例中，该重分布结构的该第二导电部包括一晶种层，设置在该导体层与该阻障层之间。
19.在一些实施例中，半导体元件，还包括一散热层，设置在该基底下，其中该散热层包含垂直定向的石墨(graphite)与多个纳米碳管。
20.在一些实施例中，该半导体元件还包括一附接层(attachment layer)，设置在该散热层与该基底之间。该附接层包含晶粒附接膜(die attach film)、银胶(silver paste)或类似物。
21.在一些实施例中，该半导体元件还包括多个第一连接件，设置在该重分布结构上且分别对应电性耦接到该重分布结构的该第一导电部与重分布结构的该第二导电部。该多个第一连接件包含多个焊料接头(solder joints)、多个凸块(bumps)、多个柱状凸块(pillar bumps)或类似物。
22.在一些实施例中，该半导体元件还包括多个凸块下金属层，分别对应设置在该多个第一连接件与该重分布结构之间。
23.在一些实施例中，该半导体穿孔包括二辅助层(assistance layers)，分别对应设置在该二隔离层与该填充层之间，其中该二辅助层的各最低点设置在一垂直位面，该垂直位面低于该第一钝化层的一下表面的一垂直位面。
24.本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底；形成一电路层在该基底上并包括一功能方块在该基底上；以及一测试垫再挨基底上并远离该功能
方块；形成一半导体穿孔以实体且电性连接到该测试垫；以及形成一重分布结构在该电路层上并包括一第一导电部在该功能方块上且电性耦接到该功能方块；以及一第二导电部在该测试垫上且经由该半导体穿孔而电性耦接到该测试垫。
25.在一些实施例中，该制备方法还包括形成多个第一连接件在该重分布结构上且分别对应电性耦接到该重分布结构的该第一导电部以及该重分布结构的该第二导电部，其中该多个第一连接件包含多个焊锡(solders)、多个凸块、多个柱状凸块或类似物。
26.由于本公开该半导体元件的设计，该半导体元件可与合并现有多个良品晶粒的中间及/或最终验证的测试方法进行结合。因此，可改善制造该半导体元件的良率，并可降低制造该半导体元件的成本。
27.上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
28.参阅实施方式与权利要求合并考量附图时，可得以更全面了解本技术案的披露内容，附图中相同的元件符号指相同的元件。
29.图1是流程示意图，例示本公开一实施例的半导体元件的制备方法。
30.图2及图3是剖视示意图，例示本公开一实施例制备半导体元件的部分流程。
31.图4是放大剖视示意图，例示本公开一实施例的半导体元件的一半导体穿孔。
32.图5是剖视示意图，例示本公开一实施例制备半导体元件的部分流程。
33.图6是放大剖视示意图，例示本公开一实施例的半导体元件的一第二导电部。
34.图7到图10是剖视示意图，例示本公开一些实施例的半导体元件。
35.图11到图13是放大剖视示意图，例示本公开一实施例制备半导体元件的一半导体穿孔的流程。
36.图14及图15是放大剖视示意图，例示本公开一些实施例的各半导体元件的各半导体穿孔。
37.附图标记说明：
38.10：制备方法
39.101：基底
40.103：电路层
41.105：功能方块
42.107：测试垫
43.109：多层互连结构
44.109-1：导电栓塞
45.109-3：导电线
46.109-5：导电通孔
47.109-7：导电垫
48.111：第一钝化层
49.113：上导电通孔
50.201：半导体穿孔
51.201sw：侧壁
52.301：重分布结构
53.303：第一隔离层
54.305：第二隔离层
55.307：第一导电部
56.309：第二导电部
57.309-1：阻障层
58.309-3：晶种层
59.309-5：导体层
60.311：连接通孔
61.313：第一上导电层
62.315：第二上导电层
63.317：第三上导电层
64.401：散热层
65.403：附接层
66.405：第一连接件
67.407：第二钝化层
68.409：凸块下金属层
69.415：辅助层
70.415bp：最低点
71.al：粘着层
72.bl：阻障层
73.fl：填充层
74.il：隔离层
75.op1：第一开孔
76.op2：第二开孔
77.op3：第三开孔
78.s11：步骤
79.s13：步骤
80.s15：步骤
81.sd1a：半导体元件
82.sd1b：半导体元件
83.sd1c：半导体元件
84.sd1d：半导体元件
85.sd1e：半导体元件
86.sl：晶种层
87.z：方向
具体实施方式
88.以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
89.此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
90.应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
91.应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
92.除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异可因为制造流程而发生。
93.在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductor characteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，均包括在半导体元件的范围中。
94.应当理解，在本公开的描述中，上方(above)(或之上(up))对应z方向箭头的该方
interconnect structure)109以及多个测试垫107。多个功能方块105可为多个晶体管，例如互补式金属氧化物半导体(complementary metal-oxide-semiconductor transistors)、金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistors)或鳍式场效晶体管(fin field-effect-transistors)、类似物或其组合。多个功能方块105可一起配合作动，并提供多个不同功能，例如逻辑、输入/输出、模拟电路及类似物。
103.多层互连结构109可包括多个导电栓塞109-1、多个导电线109-3、多个导电通孔109-5以及多个导电垫109-7，或其他适合的导电元件。多个导电栓塞109-1可实体且电性耦接到多个功能方块105。多个导电线109-3可相互分开设置，并可沿着方向z而水平设置在该等层间介电层及/或该等层间金属介电层中。在本公开的描述中，该等最上面的导电线109-3可被指定为多个导电垫109-7。多个导电垫109-7的各上表面可与电路层103的上表面大致为共面。多个导电通孔109-5可沿着方向z连接相邻的导电线109-3。在一些实施例中，多个导电线109-5可改善在电路层103中的散热并可提供在电路层103中的结构支撑。
104.应当理解，在本公开的描述中，该等导电栓塞109-1、该等导电线109-3、该等导电通孔109-5以及该等导电垫109-7的数量仅为例示说明目的。前述导电特征的数量可多于或是少于如图2所示的数量。
105.举例来说，该等层间介电层及/或该等层间金属介电层可包含氧化硅、硼磷硅酸盐玻璃、未掺杂硅酸盐玻璃、氟硅酸盐玻璃、低介电常数(low-k)介电材料、类似物或其组合。该等低介电常数介电材料可具有一介电常数，该介电常数小于3.0或甚至小于2.5。在一些实施例中，该等低介电常数介电材料可具有一介电常数，该介电常数小于2.0。该等层间介电层及/或该等层间金属介电层的制作技术可包含多个沉积工艺，例如化学气相沉积、等离子体加强化学气相沉积或类似工艺。在该等沉积工艺之后，可执行多个平坦化工艺，以移除多余材料，并提供一大致平坦表面给接下来的处理步骤。在该等层间介电层及/或该等层间金属介电层形成期间，可形成多个功能方块105与多层互连结构109。
106.应当理解，在本公开的描述中，若是存在一个水平面，一表面与该水平面的偏离不会超过该表面的均方根粗糙度的三倍的话，则该表面为“大致平坦(substantially flat)”。
107.举例来说，多层互连结构109可包含钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物或其组合。
108.多个测试垫107可形成在基底101上并远离多个功能方块105设置。在一些实施例中，在顶视图中，多个功能方块105可设置在基底101的一中心区处，而多个测试垫107可设置在基底101的一周围区处。多个测试垫107可允许半导体元件sd1a的测试、多个探针及/或多个探针卡的使用以及类似物。可在多个中间结构以及最终结构上执行验证测试。此外，在本公开的描述中的该等结构与该等方法可与合并现有良品晶粒的中间及/或最终验证的测试方法进行结合使用，以提升良率且降低成本。
109.请参考图1、图3及图4，在步骤s13，可形成一半导体穿孔201以电性耦接到多个测试垫107。
110.请参考图3，一第一钝化层111可形成在电路层103上。第一钝化层111可为一单层结构或是一多层结构。在一些实施例中，第一钝化层111可包含聚苯并恶唑
(polybenzoxazole)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene)、阻焊膜(solder resist film)、或类似物、或其组合。在一些其他实施例中，第一钝化层111可为一介电层。该介电层可包含一氮化物、一氧化物、一氮氧化物或其组合，该氮化物例如氮化硅，该氧化物例如氧化硅，该氮氧化物例如氮氧化硅、氧化氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、类似物。举例来说，第一钝化层111的制作技术可包含旋转涂布、层压(lamination)、沉积或类似方法。沉积可包括化学气相沉积。在一些实施例中，第一钝化层111可被指定为电路层103的该等层间介电层及/或该等层间金属介电层的一部分。
111.应当理解，在本公开的描述中，氮氧化硅表示一物质(substance)，该物质包含硅、氮及氧，且氧的一比率大于氮的比率。氧化氮化硅则表示一物质，该物质包含硅、氧及氮，且氮的一比率大于氧的比率。
112.一上导电通孔113可沿着第一钝化层111形成，且实体与电性耦接到多层互连结构109的一对应导电垫109-7。换言之，上导电通孔113可经由多层互连结构109而电性耦接到多个功能方块105。举例来说，上导电通孔113可包含钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物，或其组合。
113.请参考图3，半导体穿孔201可沿着第一钝化层111形成，延伸到电路层103，且实体及电性耦接到一对应的测试垫107。在一些实施例中，半导体穿孔201的各侧壁201sw可大致呈垂直。在一些实施例中，半导体穿孔201的各侧壁201sw可呈锥形。举例来说，半导体穿孔201的各侧壁201sw与第一钝化层111的上表面之间的一角度，可介于大约85度到大约88度之间。
114.请参考图4，半导体穿孔201可制作技术可包含形成一第一开孔op1以至少部分暴露对应的测试垫107，且继续填满第一开孔op1。在一些实施例中，半导体穿孔201可包括一填充层fl、一晶种层sl、一粘着层al、一阻障层bl以及二隔离层il。
115.请参考图4，一隔离材料可共形地形成在第一开孔op1的两侧比以及一下表面上。可执行一猛击蚀刻(punch etch)工艺以移除形成在第一开孔op1的下表面上的隔离材料。在第一开孔op1的两侧上余留的隔离材料可视为二隔离层il。在一些实施例中，举例来说，二隔离层il可包含氧化硅、氮化硅、氮氧化硅或四乙氧基硅烷(tetra-ethyl ortho-silicate)。二隔离层il可具有一厚度，介于大约50nm到大约200nm之间。或者是，在一些实施例中，举例来说，二隔离层il可包含聚对二甲苯(parylene)、环氧树脂(epoxy)或聚对茬(poly(p-xylene))。二隔离层il可具有一厚度，介于大约1μm到大约5μm之间。二隔离层il可确保填充层fl在电路层1032中与第一钝化层111为电性绝缘。
116.请参考图4，阻障层bl可共形地形成在二隔离层il上以及在第一开孔op1的下表面上。阻障层bl可具有一u形剖面轮廓。阻障层bl可电性耦接到对应的测试垫107。举例来说，阻障层bl可包含钽、氮化钽、钛、氮化钛、铼、硼化镍或氮化钽/钽的双层。阻挡层bl可抑制填充层fl的导电材料扩散进入到二绝缘层il、电路层103或第一钝化层111中。阻障层bl的制作技术可包含沉积工艺，例如物理气相沉积、原子层沉积、化学气相沉积或喷溅。
117.请参考图4，粘着层al可共形地形成在阻障层bl上，并可具有一u形剖面轮廓。粘着层al可电性耦接到阻障层bl。举例来说，粘着层al可包含钛、钽、钛钨或氮化锰。粘着层al可改善晶种层sl与阻障层bl之间的一粘性。粘着层al可具有一厚度，介于大约5nm到大约50nm
之间。粘着层al的制作技术可包含沉积工艺，例如物理气相沉积、原子层沉积、化学气相沉积或喷溅。
118.请参考图4，晶种层sl可共形地形成在粘着层al上，并可具有一u形剖面轮廓。晶种层sl可电性耦接到粘着层al。晶种层sl可具有一厚度，介于大约10nm到大约40nm之间。举例来说，晶种层sl可包含铜或钌。晶种层sl的制作技术可包含沉积工艺，例如物理气相沉积、原子层沉积、化学气相沉积或喷溅。在通过一电镀工艺形成填充层fl期间，晶种层sl可降低第一开孔op1的电阻率(resistivity)。
119.请参考图4，填充层fl可形成在晶种层sl上，且完全填满第一开孔op1。举例来说，填充层fl可为铜。填充层fl的制作技术可包含使用一镀覆溶液(plating solution)的一电镀工艺。镀覆溶液可包括硫酸铜(copper sulfate)、甲烷磺酸铜(copper methane sulfonate)、葡萄糖酸盐铜(copper gluconate)、氨基磺酸盐铜(copper sulfamate)、硝酸铜(copper nitrate)、磷酸铜(copper phosphate)或氯化铜(copper chloride)。镀覆溶液的ph值可介于大约2到大约6之间，或是介于大约3到大约5之间。电镀工艺的工艺温度可维持在大约40℃到大约75℃之间，或是在大约50℃到大约70℃之间。
120.在一些实施例中，电镀溶液可包括加速剂(accelerators)、抑制剂(suppressors)和均匀剂(levelers)。加速剂可包括一极性硫、氧或氮功能群，以帮助提升沉积率，并可促进密集成核。加速剂可以一低浓度程度存在，举例来说，该低浓度程度介于大约0到大约200ppm之间。抑制剂是降低镀覆速率的添加剂，且通常以更高的浓度存在于电镀槽(plating bath)中，例如在约5ppm和约1000ppm之间。抑制剂可为具有高分子量(molecular weight)的聚合界面活性剂(polymeric surfactant)，例如聚乙二醇(polyethylene glycol)。
121.抑制剂可通过吸附在表面以及形成一阻障层的铜离子以减慢沉积率。因为其大尺寸与低扩散率，抑制剂不太可能到达第一开孔op1的下部。因此，大部分的抑制效果可发生在第一开孔op1的上部处，以帮助减少填充材料(例如铜)的过载并避免第一开孔op1关闭(closing)。
122.均匀剂可用于改善填充效能，降低表面粗糙度，并避免在第一开孔op1的上部处的铜沉积。均匀剂可以一小浓度存在，举例来说，该小浓度介于大约1ppm到大约100ppm之间。举例来说，均匀剂可为3-mercapto-1-propanesulfonate、(3-sulfopropyl)disulfide或是3,3-thiobis(1-propanesulfonate)。
123.图5是剖视示意图，例示本公开一实施例制备半导体元件sd1a的部分流程。图6是放大剖视示意图，例示本公开一实施例的半导体元件sd1a的一第二导电部309。
124.请参考图1、图5及图6，在步骤s15，一重分布结构301可形成在电路层103上，并包括一第一导电部307以及一第二导电部309，其中第一导电部307可形成在多个功能方块105上并电性耦接到多个功能方块105，且第二导电部309可形成在多个测试垫107上并电性耦接到多个测试垫107。
125.请参考图5，重分布结构301可包括一第一隔离层303、一第二隔离层305、第一导电部307、第二导电部309、多个连接通孔311、一第一上导电层313以及一第二上导电层315。
126.一般而言，重分布结构301的形成可包括使用任何适当的方法(例如一旋转涂布技术、喷溅或类似方法)形成一或多个隔离层(例如第一隔离层303以及第二隔离层305)以及
形成多个导电特征(例如第一导电部307、第二导电部309、多个连接通孔311、第一上导电层313以及第二上导电层315)在该等隔离层中。该等导电特征的形成可包括图案化该等隔离层(例如使用微影工艺及/或蚀刻工艺)并形成该等导电特征在该等图案化隔离层中(例如通过沉积一晶种层，使用一遮罩(掩膜)层以界定该等导电特征的形状，以及使用一无电/电化学镀覆工艺)。
127.请参考图5，第一隔离层303可形成在第一钝化层111上。在一些实施例中，第一隔离层303可包含聚苯并恶唑(polybenzoxazole)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene)、阻焊膜(solder resist film)、或类似物、或其组合。在一些其他实施例中，第一隔离层303可为一介电层。该介电层可包含一氮化物、一氧化物、一氮氧化物或其组合，该氮化物例如氮化硅，该氧化物例如氧化硅，该氮氧化物例如氮氧化硅、氧化氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、类似物。举例来说，第一隔离层303的制作技术可包含旋转涂布、层压(lamination)、沉积或类似方法。该沉积工艺可包括化学气相沉积。
128.请参考图5，第二隔离层305可形成在第一隔离层303上。在一些实施例中，第二隔离层305可包含聚苯并恶唑(polybenzoxazole)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene)、阻焊膜(solder resist film)、或类似物、或其组合。在一些其他实施例中，第二隔离层305可为一介电层。该介电层可包含一氮化物、一氧化物、一氮氧化物或其组合，该氮化物例如氮化硅，该氧化物例如氧化硅，该氮氧化物例如氮氧化硅、氧化氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、类似物。举例来说，第二隔离层305的制作技术可包含旋转涂布、层压(lamination)、沉积或类似方法。该沉积工艺可包括化学气相沉积。第一隔离层303与第二隔离层305可包含相同材料，但并不以此为限。
129.请参考图5，第一导电部307可沿着第一隔离层303形成，并形成在多个功能方块105上。第一导电部307可实体及电性耦接到上导电通孔113。第一导电部307与多个功能方块105可经由上导电通孔113与多层互连结构109而电性耦接。第二导电部309可沿着第一隔离层303形成，并形成在多个测试垫107上。第二导电部309可实体及电性耦接到半导体穿孔201。第二导电部309与多个测试垫107可经由半导体穿孔201而电性耦接。
130.请参考图5，多个连接通孔311可形成在第二隔离层305中。多个连接通孔311可分别对应形成在第一导电部307与第二导电部309上。多个连接通孔311可分别对应电性耦接到第一导电部307与第二导电部309。第一上导电层313可形成在第二隔离层305中，且在第一导电部307上。第一上导电层313可经由对应的连接通孔311而电性耦接到第一导电部307。第二上导电层315可形成在第二隔离层305中且在第二导电部309上。第二上导电层315可经由对应的连接通孔311而电性耦接到第二导电部309。
131.举例来说，第一导电部307、第二导电部309、多个连接通孔311、第一上导电层313以及第二上导电层315可包含钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物或其组合。
132.请参考图6，在一些实施例中，第二导电部309可包括一晶种层309-3以及一导体层309-5，导体层309-5形成在晶种层309-3上。晶种层309-3可共形地形成在第一隔离层303中的一第二开孔op2的两侧壁以及一下表面上。晶种层309-3可为一金属晶种层，例如一铜晶种层。在一些实施例中，第二导电部309可包括一阻障层309-1，例如一钛层。晶种层309-3可
共形地形成在阻障层309-1上。导体层309-5可包含铜或其他适合的金属。在一些实施例中，第一导电部307可具有类似于第二导电部309的一结构。
133.图7到图10是剖视示意图，例示本公开一些实施例的半导体元件sd1b、sd1c、sd1d、sd1e。
134.请参考图7，半导体元件sd1b可具有类似于如图5所描述的一结构。在图7中相同或类似于图5中的元件已标示成类似的元件编号，并已省略其重复描述。半导体元件sd1b可包括一第三上导电层317，以取代第一上导电层313与第二上导电层315(如图5所示)。第三上导电层317可设置在第二隔离层305中以及在多个连接通孔311上。第三上导电层317可经由多个连接通孔311而同时电性耦接到第一导电部307与第二导电部309。举例来说，第三上导电层317可包含钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物或其组合。
135.请参考图8，半导体元件sd1c可具有类似于如图5所描述的一结构。在图8中相同或类似于图5中的元件已标示成类似的元件编号，并已省略其重复描述。半导体元件sd1c可具有一散热层401以及一附接层(attachment layer)403。
136.请参考图8，散热层401可设置在基底101下方。附接层403可用于将散热层401附接到基底101。在一些实施例中，附接层403可包括一晶粒附接膜(die attach film)、银胶(silver paste)或类似物。在一些实施例中，举例来说，散热层401可包含一复合材料，该复合材料选自碳化硅、碳化铝、石墨(graphite)及类似物的化学族类。散热层401可具有一良好的导热性(good thermal conductivity)，可大于大约2w/m.k。在一些实施例中，散热层401可具有高的导热性，大于大约100w/m.k，并可包含一金属、一金属合金或类似物。举例来说，散热层401可包含金属及/或金属合金，选自铝、铜、镍、钴及类似物的化学族类。
137.在一些实施例中，散热层401可包含一碳材料，该碳材料填充有一软质材料(flexible material)，例如聚合物基质(polymer matrix)。举例来说，散热层401通常可包括垂直定向的石墨以及多个纳米碳管，其填充有一含氟聚合物橡胶基质(fluoropolymer rubber matrix)。该等纳米碳管的深宽比可介于大约1：1到大约1：100之间。举其他例子，散热层401可包含石墨碳。再举另一个例子，散热层401可包含热分解石墨片(pyrolytic graphite sheet)。在一些实施例中，散热层401在一厚度的热阻可小于0.2℃cm2/watt，该厚度介于大约250μm到大约450μm之间。散热层401可对半导体元件sd1c提供额外的散热能力。
138.请参考图9，半导体元件sd1d可具有类似于如图5所描述的一结构。在图9中相同或类似于图5中的元件已标示成类似的元件编号，并已省略其重复描述。半导体元件sd1d可包括多个第一连接件405。多个第一连接件405可分别对应设置在第一上导电层131与第二上导电层315上。在一些实施例中，多个第一连接件405可包含一导电材料，该导电材料具有低电阻率，例如锡(tin)、铅(lead)、银、铜、镍、铋(bismuth)或其合金，且多个第一连接件405的制作技术可包含一适合的工艺，例如蒸镀(evaporation)、镀覆、落球(ball drop)或是网印(screen printing)。在一些实施例中，多个第一连接件405可通过一c4工艺而形成可控塌陷芯片连接凸块(controlled collapse chip connection bumps)(意即c4)。
139.在一些实施例中，多个第一连接件405可为焊料接头(solder joints)。该等焊料接头可包含一材料，例如锡或其他适合的材料，例如银或铜。在该等焊料接头为锡焊料接头
的一实施例中，该等焊料接头的制作技术可包含初始经由蒸镀、电镀、印刷(printing)、焊料转移(solder transfer)或植球(ball placement)而形成一层锡到一厚度，大约10μm到大约100μm之间。一旦该层锡已经形成在重分布结构301上，则可执行一回焊工艺(reflow process)以将该等焊料接头成形为期望的形状。
140.在一些实施例中，举例来说，多个第一连接件405可为包含铜的柱状凸块(pillar bumps)。该等柱状凸块可直接形成在第一上导电层313与第二上导电层315上，而不需要接触垫、凸块下金属或类似物，因此还降低半导体元件sd1d的成本与工艺复杂度，其可允许提升该等柱状凸块的密度。举例来说，在一些实施例中，一柱状凸块的一关键尺寸(例如节距(pitch))可小于大约5μm，且该柱状凸块可具有一高度，小于大约10μm。该等柱状凸块的制作技术可使用任何适合的方法，例如沉积一晶种层，选择地形成一凸块下金属(under bump metallurgy)，使用一遮罩以界定该等柱状凸块的一形状，在该遮罩中电化学镀覆该等柱状凸块，以及继续移除该遮罩与该晶种层的任何不期望的部分。该等柱状凸块可用于将半导体元件sd1d电性连接到其他封装元件，例如一扇出(fan-out)重分布层、封装基底、中介层(interposers)、印刷电路板及类似物。
141.请参考图10，半导体元件sd1e可具有类似于如图9所描述的一结构。在图10中相同或类似于图9中的元件已标示成类似的元件编号，并已省略其重复描述。半导体元件sd1e可包括一第二钝化层407以及多个凸块下金属层409。
142.请参考图10，第二钝化层407可设置在第二隔离层305上。在一些实施例中，第二钝化层407可包含聚苯并恶唑、聚酰亚胺、苯并环丁烯、阻焊膜、类似物、或其组合。在一些其他实施例中，第二钝化层407可为一介电层。该介电层可包含一氮化物、一氧化物、一氮氧化物或其组合，该氮化物例如氮化硅，该氧化物例如氧化硅，该氮氧化物例如氮氧化硅、氧化氮化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、类似物。举例来说，第二钝化层407的制作技术可包含旋转涂布、层压(lamination)、沉积或类似方法。该沉积工艺可包括化学气相沉积。
143.请参考图10，可分别对应设置多个第三开孔op3以暴露第一上导电层313的上表面以及第二上导电层315的上表面。多个凸块下金属层409可共形地分别对应设置在该等第三开孔op3中。多个凸块下金属层409可分别对应电性耦接到第一上导电层131以及第二上导电层315。多个第一连接件405可分别对应设置在多个凸块下金属层409上。
144.凸块下金属层409可为一单层结构或是多层的一堆叠结构。举例来说，凸块下金属层409可包括依序堆叠的一第一导电层、一第二导电层以及一第三导电层。该第一导电层可当作一粘着层以稳定地将第一连接件405附接到第一上导电层313或第二上导电层315。举例来说，该第一导电层可包含以下至少其一：钛、钛钨、铬以及铝。该第二导电层可当作一阻障层，以避免包含在多个第一连接件405中的一导电材料扩散进入第二钝化层407中。该第二导电层可包括以下至少其一：铜、镍、铬铜以及镍钒。该第三导电层可当作一晶种层，以形成多个第一连接件405，或是当作一湿润层，以改善多个第一连接件405的湿润特性。该第三导电层可包括以下至少其一：镍、铜及铝。
145.图11到图13是放大剖视示意图，例示本公开一实施例制备半导体元件的一半导体穿孔的流程。
146.请参考图11，第一开孔op1可沿着第一钝化层111形成并延伸到电路层103。测试垫
107的上表面经由第一开孔op1而暴露。第一开孔op1的各内壁可稍微呈锥形，例如介于大约85度到大约88度之间，且平顺的保形及无空隙材料填充，稍后将说明。第一开孔op1的该等锥形内壁亦可改善在第一开孔op1内的多个金属离子的扩散，并可降低填满第一开孔op1的时间。此外，第一开孔op1的该等平顺的内壁可有益于减少应立集中。应当理解，在本公开的描述中，术语“侧壁(sidewalls)”以及术语“内壁(inner walls)”可交叉使用。
147.在一些实施例中，第一开孔op1的宽度可介于大约1μm到大约22μm之间，或是介于大约5μm到大约15μm之间。在一些实施例中，第一开孔op1的深度可介于大约20μm到大约160μm之间，或是介于大约50μm到大约130μm之间。举例来说，第一开孔op1的制作技术可包含激光钻孔、喷粉微加工(powder blast micromaching)、深反应离子蚀刻(deep reactive ion etching)或是使用氢氧化物的湿蚀刻，该氢氧化物例如氢氧化钾(potassium hydroxide)、氢氧化钠(sodium hydroxide)、氢氧化铷(rubidium hydroxid)、氢氧化铵(ammonium hydroxide)或是四甲基氢氧化铵(tetra methyl ammonium hydroxide)。
148.请参考图11，二隔离层il的制作技术可类似于如图4所描述的一程序。二辅助层415可共形地形成在第一开孔op1的上部上，分别对应附接在二隔离层il上，以及形成在第一钝化层111的上表面上。二辅助层415的最低点415bp可设置在一垂直位面，该垂直位面低于第一钝化层111的下表面的一垂直位面。
149.原子层沉积方法是一种基于表面反应的自限性、依序单独的薄膜生长技术，其可以提供原子层控制并将多个前驱物提供的材料的共形薄膜沉积到不同成分的基底上。在原子层沉积方法中，在反应期间，该等前驱物是分开的。该第一前驱物通过该基底上，而该基底在其上产生一单层。任何多余的未反应前驱物被清除掉。然后，一第二前驱物通过该基底上并与该第一前驱物产生反应，形成一单层膜在该基底表面上。重复此循环以产生期望厚度的一层膜。
150.二辅助层415的制作技术可包含一沉积工艺，例如一原子层沉积方法，精确地控制该原子层沉积方法的一第一前驱物的数量。举例来说，二辅助层415可包含氧化铝、氧化铪、氧化锆、氧化钛、氮化钛、氮化钨、氮化硅或氧化硅。
151.在一些实施例中，当二辅助层415包含氧化铝时，该原子层沉积方法的该第一前驱物可为三甲基铝(trimethylaluminum)，而该原子层沉积方法的该第二前驱物可为水或臭氧。
152.在一些实施例中，当二辅助层415包含氧化铪时，则该原子层沉积方法的该第一前驱物可为四氯化铪(hafnium tetrachloride)、三级丁氧化铪(hafnium tert-butoxide)、二甲基酰胺铪(hafnium dimethylamide)、甲基乙基酰胺铪(hafnium ethylmethylamide)、二乙基酰胺铪(hafnium diethylamide)或甲氧基-三级丁氧化铪(hafnium methoxy-t-butoxide)，而该原子层沉积方法的该第二前驱物可为水或臭氧。
153.在一些实施例中，当二辅助层415包含氧化锆时，则该原子层沉积方法的该第一前驱物可为四氯化锆(zirconium tetrachloride)，而该原子层沉积方法的该第二前驱物可为水或臭氧。
154.在一些实施例中，当二辅助层415包含氧化钛时，则该原子层沉积方法的该第一前驱物可为四氯化钛(titanium tetrachloride)、钛酸四乙酯(tetraethyl titanate)、或异丙醇钛(titanium isopropoxide)，而该原子层沉积方法的该第二前驱物可为水或臭氧。
155.在一些实施例中，当二辅助层415包含氮化钛时，则该原子层沉积方法的该第一前驱物可为四氯化钛(titanium tetrachloride)及氨水(ammonia)。
156.在一些实施例中，当二辅助层415包含氮化钨时，则该原子层沉积方法的该第一前驱物可为六氟化钨(tungsten hexafluoride)及氨水(ammonia)。
157.在一些实施例中，当二辅助层415包含氮化硅时，则该原子层沉积方法的该第一前驱物可为硅烯(silylene)、氯、氨水和四氢化二氮(dinitrogen tetrahydride)。
158.在一些实施例中，当二辅助层415包含氧化硅时，则该原子层沉积方法的该第一前驱物可为硅四异氰酸酯(silicon tetraisocyanate)或ch3osi(nco)3，而该原子层沉积方法的该第二前驱物可为氢或臭氧。
159.请参考图12，可沉积填充层fl以完全填满第一开孔op1，并覆盖二辅助层415。由于二辅助层415的存在，所以可降低填充层fl在第一开孔op1的各内壁上的填充材料的沉积率。因此，填充层fl在第一开孔op1的各内壁上的填充材料的沉积率以及填充层fl在第一开孔op1的下表面上的填充材料的沉积率可变成相互接近。结果，第一开孔op1无须任何邻近第一开孔op1的下表面的空隙形成即可被填满。
160.请参考图13，可执行一平坦化工艺，例如化学机械研磨，直到第一钝化层111的上表面暴露为止，以移除多余材料，并提供一大致平坦表面接下来的处理步骤。
161.图14及图15是放大剖视示意图，例示本公开一些实施例的各半导体元件的各半导体穿孔。
162.请参考图14，半导体穿孔201可具有类似于如图13所描述的一结构。在图14中相同或类似于图13中的元件已标示成类似的元件编号，并已省略其重复描述。在图14中的主要差异在于可省略二隔离层il(如图13所示)。二辅助层415可直接附接在第一开孔op1的各内壁上。该等最低点415bp可取代二隔离层il，以确保半导体穿孔201的电性绝缘。在一些实施例中，该等最低点415bp可不接触测试垫107的上表面。
163.请参考图15，半导体穿孔201可具有类似于如图4所描述的一结构。在图15中相同或类似于图4中的元件已标示成类似的元件编号，并已省略其重复描述。二辅助层415可分别对应附接在二隔离层il的各上部上。意即，二辅助层415可设置在阻障层bl与二隔离层il之间。
164.本公开的一实施例提供一种半导体元件，包括一基底；一电路层，设置在该基底上并包括一功能方块以及一测试垫，该功能方块设置在该基底上，该测试垫设置在该基底上并远离该功能方块；一重分布结构，设置在该电路层上并包括一第一导电部以及一第二导电部，该第一导电部设置在该功能方块上且电性耦接到该功能方块，该第二导电部设置在该测试垫上且电性耦接到该测试垫；以及一半导体穿孔，实体且电性耦接到该测试垫。
165.本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底；形成一电路层在该基底上并包括一功能方块在该基底上；以及一测试垫再挨基底上并远离该功能方块；形成一半导体穿孔以实体且电性连接到该测试垫；以及形成一重分布结构在该电路层上并包括一第一导电部在该功能方块上且电性耦接到该功能方块；以及一第二导电部在该测试垫上且经由该半导体穿孔而电性耦接到该测试垫。
166.由于本公开该半导体元件的设计，半导体元件sd1a可与合并现有多个良品晶粒的中间及/或最终验证的测试方法进行结合。因此，可改善制造半导体元件sd1a的良率，并可
降低制造半导体元件sd1a的成本。
167.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
168.再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的披露内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本技术案的权利要求内。