半导体装置的制作方法

1.本发明实施例涉及半导体装置，尤其涉及形成自对准掩模层于源极/漏极结构上的方法。


背景技术：

2.由于多种电子构件的集成密度持续改善，半导体产业已经历连续的快速成长。集成密度的主要改善来自于持续减少最小结构尺寸，已将更多构件整合至给定的芯片面积中。随着最小结构尺寸缩小，形成外延源极/漏极结构所用的硬掩模的图案化步骤的挑战性越来越高。


技术实现要素：

3.本发明一些实施例提供半导体装置，包括第一源极/漏极结构；外延衬垫层，形成于第一源极/漏极结构上；第二源极/漏极结构；以及接点蚀刻停止层，形成于第一源极/漏极结构与第二源极/漏极结构上，其中接点蚀刻停止层直接形成于第二源极/漏极结构上，且外延衬垫层形成于第一源极/漏极结构与接点蚀刻停止层之间。
4.本发明一些实施例提供半导体装置，包括：第一源极/漏极结构，包括一或多种第一型态的掺质；第二源极/漏极结构，包括一或多种第二型态的掺质；衬垫层，形成于第一源极/漏极结构上，其中衬垫层包括：第一层，接触第一源极/漏极结构，其中第一层包括外延半导体层；以及第二层，接触第一层，其中第二层包括一或多种第二型态的掺质；以及接点蚀刻停止层，形成于衬垫层与第二源极/漏极结构上。
5.本发明一些实施例提供半导体装置的形成方法。方法包括形成第一鳍状结构与第二鳍状结构；自第一鳍状结构外延成长第一源极/漏极结构，并以硬掩模层覆盖第二鳍状结构；形成自对准掩模层以覆盖第一源极/漏极结构；移除覆盖第二鳍状结构的硬掩模层；自第二鳍状结构外延成长第二源极/漏极结构；移除自对准掩模层；沉积接点蚀刻停止层以覆盖第一源极/漏极结构与第二源极/漏极结构；以及沉积层间介电材料于接点蚀刻停止层上。
附图说明
6.图1为本发明实施例中，制造半导体装置的方法的流程图。
7.图2至图8、图9a、图9b、图10a、图10b、图11a、图11b、图12a、图12b、图13a、图13b、图14至图16、图17a、图17b、图18a及图18b显示本发明实施例中，制造半导体装置的多种阶段的附图。
8.图19及图20显示本发明实施例中，多种阶段的半导体装置的附图。
9.图21a至图21c显示本发明实施例中，多种阶段的半导体装置的附图。
10.图21d显示本发明实施例中，半导体装置的附图。
11.图21e显示本发明实施例中，半导体装置的附图。
12.图22a至图22d显示本发明实施例中，多种阶段的半导体装置的附图。
13.图22e显示本发明实施例中，半导体装置的附图。
14.图23a至图23d显示本发明实施例中，多种阶段的半导体装置的附图。
15.图23e显示本发明实施例中，半导体装置的附图。
16.图24a至图24d显示本发明实施例中，多种阶段的半导体装置的附图。
17.图24e显示本发明实施例中，半导体装置的附图。
18.图25、图26a、图26b、图27a、图27b、图28a、图28b及图29至图34显示本发明实施例中，多种阶段的半导体装置的附图。
19.图35a至图35d显示本发明实施例中，多种阶段的半导体装置的附图。
20.图35e显示本发明实施例中，半导体装置的附图。
21.附图标记如下：
22.a-a,b-b:剖线
23.t1,t2,t3,t4,t5,t6,t7,t8,t9,t10,t11,t12,:厚度
24.9b,10b,11b,12b,13b,26b,27b,28b,262,262c,262e,262g,362:区域
25.100:方法
26.102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,134:步骤200,200a,200b,200b’,200c,200d,200e,200f,200g,200h,200i,300,300a,300b,300c:半导体装置
27.202:基板
28.204a:p型井
29.204b:n型井
30.206a,206b,208a,208b:半导体层
31.210a,210b:鳍状结构
32.212,312:隔离层
33.214:牺牲栅极结构
34.216,316:侧壁间隔物
35.216f:鳍状物侧壁间隔物
36.216g:栅极侧壁间隔物
37.218:牺牲栅极介电层
38.220:牺牲栅极层
39.222:垫层
40.224:掩模层
41.226:内侧间隔物
42.228,328:硬掩模层
43.230:光刻胶层
44.232,242,242a,242c,242e,242g,242i,332,342,342a,342c:外延源极/漏极结构
45.234,334:外延衬垫层
46.236,336:外延盖层
47.236h:盖层
48.238,238h,266,266h,338,338d,366:氧化物层
49.238b,238d,238f,266f:混合氧化物层
50.238cr,238er,266hr,266r:氧化物层部分
51.240,240b,240d,240f,240h,340,340d:自对准掩模层
52.240cr,240er,240gr,240hr,240r,340r:自对准掩模部分
53.240r1:第一部分
54.240r2:第二部分
55.244,244a,344:接点蚀刻停止层
56.246,346:层间介电层
57.248:栅极介电层
58.250:栅极层
59.252:置换栅极结构
60.254:硅化物层
61.256:阻挡层
62.258:源极/漏极接点结构
63.260c,260i,360,360c:气隙
64.264,364:半导体盖层
65.266gr:混合氧化物层部分
66.268:氧化硅层
67.268gr:氧化硅层部分
具体实施方式
68.下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
69.下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例是用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
70.此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动64
°
或其他角度，因此方向性用语仅用以说明图示中的方向。
71.本发明的一些实施例概述如下。虽然此处所述的一些实施例的内容为纳米片通道场效晶体管，本发明一些实施例的实施方式可用于其他工艺及/或其他装置，比如平面场效晶体管、鳍状场效晶体管、水平全绕式栅极场效晶体管、垂直全绕式栅极场效晶体管或其他合适装置。本技术领域中技术人员应理解其他调整亦属本发明实施例的范畴。此外，虽然方法的实施例以特定顺序说明，多种其他方法的实施例可由任何逻辑性的顺序进行，且包含
的步骤可比此处所述的方法更少或更多。在本发明实施例中，源极/漏极指的是源极及/或漏极。源极与漏极可交换使用。
72.鳍状物的图案化方法可为任何合适方法。举例来说，图案化鳍状物的方法可采用一或多道光刻工艺，包含双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距可小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺，以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，而保留的间隔物之后可用于图案化鳍状物。
73.全绕式栅极晶体管结构的图案化方法可为任何合适方法。举例来说，图案化结构的方法可采用一或多道光刻工艺，包含双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距可小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺，以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，而保留的间隔物之后可用于图案化全绕式栅极结构。
74.半导体装置通常包含n型装置与p型装置形成于一般的基板上。公知的n型装置与p型装置所用的源极/漏极结构的形成方法采用两道图案化工艺以形成两个掩模，以及两个外延成长工艺。随着装置尺寸缩小，图案化所用的误差容许范围也缩小，造成采用公知工艺形成n型与p型源极/漏极外延结构的挑战性提高。此外，公知工艺对源极/漏极结构的多种体积及/或形状而言缺乏弹性。
75.本发明实施例采用一个图案化掩模与一个自对准掩模以形成n型源极/漏极结构与p型源极/漏极结构，可增加误差容许范围并提供多种形状及/或体积的源极/漏极结构的弹性。一些实施例在形成第一型态的源极/漏极结构之后，可形成自对准掩模层于第一型态的源极/漏极结构上而不需采用光刻工艺，以避免在图案化工艺中损伤第一型态的源极/漏极结构。自对准遮置层的形成方法可为氧化第一型态的源极/漏极结构上的外延盖层，以及退火工艺。在形成第二型态的源极/漏极结构之后，可移除自对准掩模层。在一些实施例中，第一型态的源极/漏极结构与第二型态的源极/漏极结构可与形成其间的自对准掩模层桥接或重叠。
76.图1为本发明实施例中，制造半导体装置的方法100的流程图。图2至18显示本发明实施例中，制造例示性的半导体装置200的多种阶段。具体而言，可依据图1的方法100制造半导体装置200。
77.方法100的步骤102形成多个鳍状结构于之后形成半导体装置处的基板上。图2及图3为半导体装置200的透视图。如图2所示，提供基板202以形成半导体装置200于其上。基板202可包含单晶半导体材料，比如但不限于硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化铟镓、磷化镓锑、砷化镓锑或磷化铟。基板202可包含多种掺杂设置，端视电路设计而定。在图2中，基板202包括p型掺杂区或p型井204a，以及n型掺杂区或n型井204b。一或多个n型装置如n型场效晶体管形成于p型井204a之上及/或之中。一或多个p型装置如p型场效晶体管形成于n型井204b之上及/或之中。图2显示p型井204a位于掺杂基板的掺杂局部区中，但不限于此。在其他实施例中，p型井204a与n型井204b可隔有一或多个绝缘体如浅沟槽隔离。
78.含有交错的半导体层206a与半导体层208a的半导体堆叠形成于p型井204a上，以利形成多栅极n型装置(如纳米片通道n型场效晶体管)中的纳米片通道。半导体层206a与半导体层208a具有不同组成。在一些实施例中，两种半导体层206a及208a可提供不同的氧化速率及/或不同的蚀刻选择性。在后续的制作阶段中，半导体层208a的部分形成多栅极装置中的纳米片通道。如图2所示的例子，四个半导体层206a与四个半导体层208a交错配置。可包含更多或更少的半导体层206a及206b，端视之后形成的半导体装置所需的通道数目而定。在一些实施例中，半导体层206a及206b的数目可介于1至10之间。
79.在一些实施例中，半导体层206a可包含硅锗。半导体层206a可为锗莫耳比例大于25％的硅锗层。举例来说，半导体层206a可为锗莫耳比例介于25％至50％之间的硅锗层。半导体层208a可包含硅。在一些实施例中，半导体层208a可为锗层。半导体层208a可包含n型掺质如磷、砷或类似物。
80.类似地，含有交错的半导体层206b及208b的半导体堆叠形成于n型井204b上，以利形成多栅极p型装置(如纳米片通道的p型场效晶体管)中的纳米片通道。
81.在一些实施例中，半导体层206b可包含硅锗。半导体层206b可为锗莫耳比例大于25％的硅锗层。举例来说，半导体层206b可为锗莫耳比例介于25％至50％之间的硅锗层。半导体层208b可包含硅、锗、半导体化合物(碳化硅、砷化锗、磷化镓、磷化铟、磷化铟、砷化铟及/或锑化铟)、半导体合金(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟)或上述的组合。在一些实施例中，半导体层208b可为锗层。半导体层208b可包含p型掺质如硼或类似物。
82.半导体层206a、206b、208a及208b的形成方法可为分子束外延工艺、有机金属化学气相沉积工艺及/或其他合适的外延成长工艺。可采用图案化技术，以分开形成n型井204b与p型井204a上的半导体堆叠。
83.接着分别蚀刻半导体堆叠与其下方的n型井204a与p型井的一部分以形成鳍状结构210a及210b，如图3所示。
84.虽然附图中的半导体装置200为纳米片鳍状场效晶体管装置所用的鳍状结构210a及210b，本发明实施例亦可用于平面场效晶体管、鳍状场效晶体管、水平全绕式栅极场效晶体管、垂直全绕式栅极场效晶体管或其他合适装置。
85.步骤104接着形成隔离层212、牺牲栅极结构214与侧壁间隔物216，如图4所示。图4为半导体装置200的附图。将隔离层212填入鳍状结构210a及210b之间的沟槽，接着回蚀刻隔离层212至低于鳍状结构210a及210b的半导体堆叠。隔离层212的形成方法可为高密度等离子体化学气相沉积、可流动的化学气相沉积或其他合适的沉积工艺。在一些实施例中，隔离层212可包含氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电层或上述的组合。在一些实施例中，隔离层212形成于鳍状结构210a及210b上的方法可为合适的沉积工艺，以填入鳍状结构210a及210b之间的沟槽。接着采用合适的非等向蚀刻工艺使其凹陷，以露出鳍状结构210a及210b的有源部分。
86.牺牲栅极结构214形成于隔离层212与鳍状结构210a及210b的露出部分上。牺牲栅极结构214形成于鳍状结构210a及210b之后作为通道区的部分上。牺牲栅极结构214可包含牺牲栅极介电层218、牺牲栅极层220、垫层222与掩模层224。
87.牺牲栅极介电层218可顺应性地形成于鳍状结构210a及210b与隔离层212上。在一
些实施例中，牺牲栅极介电层218的沉积方法可为化学气相沉积工艺、次压化学气相沉积工艺、可流动的化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺或其他合适工艺。牺牲栅极介电层218可包含一或多层的介电材料如氧化硅、氮化硅、高介电常数的介电材料及/或其他合适的介电材料。
88.牺牲栅极层220可毯覆性沉积于牺牲栅极介电层218上。牺牲栅极层220包括硅如多晶硅或非晶硅。牺牲栅极层220的厚度可介于约42nm至约200nm之间。在一些实施例中，对牺牲栅极层220进行平坦化步骤。牺牲栅极层220的沉积方法可采用化学气相沉积如低压化学气相沉积或等离子体辅助化学气相沉积、物理气相沉积、原子层沉积或其他合适工艺。
89.之后可形成垫层222与掩模层224于牺牲栅极层220上。垫层222可包含氮化硅。掩模层224可包含氧化硅。接着在掩模层224、垫层222、牺牲栅极层220与牺牲栅极介电层218上进行图案化步骤，以形成牺牲栅极结构214。
90.侧壁间隔物216形成于每一牺牲栅极结构214的侧壁上，如图4所示。在形成牺牲栅极结构214之后，可毯覆性沉积一或多种绝缘材料以形成侧壁间隔物216。在一些实施例中，侧壁间隔物216的绝缘材料可为氮化硅为主的材料，比如氮化硅、氮氧化硅、碳氮氧化硅、碳氮化硅或上述之组合。侧壁间隔物216可包含栅极侧壁间隔物216g形成于牺牲栅极结构214的侧壁上，以及鳍状物侧壁间隔物216f形成于鳍状结构210a及210b的侧壁上。
91.步骤106回蚀刻牺牲栅极结构214未覆盖的鳍状结构210a及210b，如图5所示。图5为半导体装置200的附图。虽然一起说明每一步骤，但p型装置的区域(如n型井204b上的区域)以及n型装置的区域(如p型井204a上的区域)所用的蚀刻工艺，可采用图案化的掩模与不同的工艺配方分开进行。
92.蚀刻牺牲栅极结构214未覆盖的鳍状结构210a及210b，以露出每一鳍状结构210a及210b的井部。在一些实施例中，可采用合适的干蚀刻及/或湿蚀刻，以一起或分开移除半导体层206a、206b、208a及208b。在使鳍状结构210a及210b凹陷之后，可保留鳍状物侧壁间隔物216f的一部分。保留的鳍状物侧壁间隔物216f的高度，可用于控制后续形成的外延源极/漏极结构的形状。
93.使每一鳍状结构210a及210b凹陷之后，可形成内侧间隔物226，如图5所示。为了形成内侧间隔物226，沿着水平方向(或x方向)自半导体层208a及208b选择性蚀刻栅极侧壁间隔物216g之下的半导体层206a及206b，以形成间隔物空洞。在一些实施例中，选择性蚀刻半导体层206a及206b的方法可采用湿蚀刻剂，比如但不限于氢氧化铵、氢氧化四甲基铵、乙二胺邻苯二酚或氢氧化钾溶液。
94.在形成间隔物空洞之后，形成内侧间隔物226于间隔物空洞中，且其形成方法可为顺应性沉积绝缘层与之后部分地移除绝缘层。绝缘层的形成方法可为原子层沉积或任何其他合适方法。之后的蚀刻工艺可移除大部分的绝缘层(除了空洞中的绝缘层)，以形成内侧间隔物226。
95.步骤108沉积硬掩模层。之后可图案化硬掩模层，以对一种型态的装置(如n型装置区或p型装置区)进行后续工艺。图6为半导体装置200沿着图5中的剖线a-a的剖视图。图6为步骤108之后的半导体装置200的例子。如图6所示，沉积硬掩模层228于基板202的露出表面上，并涂布光刻胶层230于硬掩模层228上。在一些实施例中，硬掩模层228可包含氧化铝层。硬掩模层228可采用其他合适材料，其可承受外延源极/漏极的工艺条件，并与后续形成的
自对准掩模具有蚀刻选择性。
96.步骤110进行光刻工艺，可图案化硬掩模层228以露出一种型态的装置所用的工艺区，比如n型装置区或p型装置区。图7为半导体装置200沿着图5中的剖线a-a的剖视图。图7为步骤110之后的半导体装置200的例子。如图7所示，图案化硬掩模层228以露出p型井204a上的区域(形成n型装置处)。在其他实施例中，可露出n型井204b的区域。在光刻工艺之后，可进行蚀刻工艺以移除硬掩模层228的部分。在一些实施例中，移除硬掩模层228的部分的蚀刻工艺包括湿蚀刻工艺、干蚀刻工艺或上述的组合。在形成外延源极/漏极结构之前可移除光刻胶层230，且移除方法可为合适工艺如湿式剥除工艺。
97.步骤112形成第一型态的装置的外延源极/漏极结构。第一型态的装置可为n型装置或p型装置。图8为半导体装置200沿着图5中的剖线a-a的剖视图。图8为步骤112之后的半导体装置200的例子。如图8所示，可由鳍状结构210a的露出表面形成n型装置所用的外延源极/漏极结构232。
98.n型装置所用的外延源极/漏极结构232可包含一或多层的硅、磷化硅、碳化硅或碳磷化硅。外延源极/漏极结构232亦可包含n型掺质如磷或砷。在一些实施例中，外延源极/漏极结构232可为含磷掺质的硅层。图8所示的外延源极/漏极结构232为卵形。然而外延源极/漏极结构232可为其他形状，端视设计而定。外延源极/漏极结构232的形成方法可为任何合适方法，比如化学气相沉积、化学气相沉积外延、分子束外延或任何合适的沉积技术。
99.步骤114形成外延衬垫层于第一型态的装置所用的外延源极/漏极结构上。在一些实施例中，在第一型态的装置所用的外延源极/漏极结构时，可原位形成外延衬垫层。第一型态的装置可为n型装置或p型装置。图9a为半导体装置200沿着图5中的剖线a-a的剖视图。图9a显示步骤114之后的半导体装置200的例子。如图9a所示，外延衬垫层234形成于n型装置所用的外延源极/漏极结构232上。
100.外延衬垫层234选择性地形成于外延源极/漏极结构232的露出表面上，且其形成方法可为外延工艺。外延衬垫层234实质上顺应性地形成于外延源极/漏极结构232的露出表面上。外延衬垫层234的形成方法可为任何合适方法，比如化学气相沉积、化学气相沉积外延、分子束外延或任何合适的沉积技术。本发明一些实施例可在形成外延源极/漏极结构232的相同腔室中，原位形成外延衬垫层234。
101.在一些实施例中，外延衬垫层234为单晶材料的半导体层。外延衬垫层234可提供外延源极/漏极结构232与外延盖层(形成于后续步骤)之间的结晶结构转换。外延衬垫层234亦可作为阻挡层，以避免外延源极/漏极结构232中的掺质扩散。
102.在一些实施例中，外延衬垫层234为无掺质的外延半导体层。外延衬垫层234的组成可为其他材料，其可提供结构转换及/或扩散阻挡。举例来说，外延衬垫层234可包含一或多层的硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化铟镓、磷化镓锑、砷化镓锑或磷化铟，端视外延源极/漏极结构232与后续层状物的材料选择而定。在一些实施例中，外延衬垫层234为无掺质的外延硅层。
103.图9b为图9a中的区域9b的部分放大图。如图9b所示，外延衬垫层234可具有厚度t1。在一些实施例中，外延衬垫层234的厚度t1介于1nm至5nm之间。厚度小于1nm可能无法提供足够的转换及/或阻挡优点。厚度大于5nm可能无法提供额外优点。
104.步骤116形成外延盖层于外延衬垫层上。在一些实施例中，可在形成第一型态的装
置所用的外延源极/漏极结构与外延衬垫层时，原位形成外延盖层。接着氧化外延盖层以形成自对准掩模于第一型态的装置所用的外延源极/漏极结构上。在一些实施例中，外延盖层包括的材料的氧化速率及/或蚀刻选择性，不同于第一型态的装置所用的外延源极/漏极结构与外延衬垫层。在一些实施例中，外延盖层的材料适用于第二型态的装置的源极/漏极结构。举例来说，当第一型态的装置为n型装置时，外延盖层的材料可为p型装置的源极/漏极结构所用的合适材料。当第一型态的装置为p型装置时，外延盖层的材料可为n型装置的源极/漏极结构所用的合适材料。
105.图9a显示步骤116之后的半导体装置200的例子。如图9a所示，选择性形成外延盖层236于外延衬垫层234的露出表面上，且其形成方法可为外延工艺。外延盖层236可为实质上顺应性。
106.外延盖层236的形成方法可为任何合适方法，比如化学气相沉积、化学气相沉积外延、分子束外延或任何合适的沉积技术。在本发明一些实施例中，可在形成外延源极/漏极结构232与外延衬垫层234的相同腔室中，原位形成外延盖层236。
107.在一些实施例中，外延盖层236的氧化速率及/或蚀刻选择性，不同于外延衬垫层234与外延源极/漏极结构232。外延盖层236的材料可自外延衬垫层234外延成长，且可选择性氧化外延盖层236的材料而不氧化外延衬垫层234。
108.外延盖层236可包含硅、锗、半导体化合物(如碳化硅、砷化锗、磷化镓、磷化铟、砷化铟及/或锑化铟)或半导体合金(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟)。在一些实施例中，外延盖层236可包含硅锗。举例来说，外延盖层236可为锗莫耳比例介于20％至50％之间的硅锗层。
109.如图9b所示，外延盖层236可具有厚度t2。在一些实施例中，外延盖层236的厚度t2可介于2nm至10nm之间。厚度小于2nm可能无法形成足够的硬掩模以在后续工艺时保护外延源极/漏极结构232。厚度大于10nm可能无法提供额外优点。在一些实施例中，外延盖层236的厚度t2与外延衬垫层234的厚度t1的比例介于0.4至10之间。比例(t2:t1)低于0.4可能不足以形成足够的硬掩模，以在后续工艺时保护外延源极/漏极结构232。比例(t2:t1)大于10可能会增加操作成本，但不具有额外优点。
110.用语“外延层”指的是单晶材料的层或结构。类似地，用语“外延成长”指的是形成单晶材料的层或结构。
111.步骤118进行氧化处理，以选择性氧化外延盖层。图10a为半导体装置200沿着图5中的剖线a-a的剖视图。图10a显示步骤118之后的半导体装置200的例子。图10b为图10a中的区域10b的部分放大图。如图10a及图10b所示，可自外延盖层236形成氧化物层238，而氧化处理实质上不影响外延衬垫层234。在一些实施例中，氧化物层238可包含氧化硅锗。
112.如上所述，外延盖层236与外延衬垫层234具有不同的氧化速率。在此例中，外延盖层236包含的材料可具有第一氧化速率，外延衬垫层234包含的材料可具有第二氧化速率，且第二氧化速率小于第一氧化速率。举例来说，一些实施例的外延盖层236包括硅锗而外延衬垫层234包括硅，硅锗的氧化速率大于硅，以确保完全氧化硅锗层时可最小化地氧化或不氧化外延衬垫层234。在一些实施例中，可部分氧化(而非完全氧化)外延盖层236，以达工艺效果。部分氧化的条件将搭配图22a说明。
113.氧化物层238的形成方法可采用湿式氧化、干式氧化、等离子体氧化如去耦等离子
体氧化或上述的组合。在一些实施例中，步骤118的热预算低及/或氧扩散降低，以避免外延源极/漏极结构232再结晶。
114.在一些实施例中，进行湿式蒸汽氧化工艺以形成氧化物层238。举例来说，湿式蒸汽氧化工艺可采用水蒸气或蒸汽作为氧化剂。在例示性的工艺中，可在常压下进行湿式蒸汽氧化工艺，其温度可为约400℃至800℃，并历时约1小时至4小时。可调整温度与反应时间，以达所需的氧化％。为了达到相同的氧化％，较高的反应温度需要较短时间，而较低的反应温度需要较长时间。湿式蒸汽氧化工艺的温度低于约800℃。温度高于800℃可能改变外延源极/漏极结构232的结晶结构。温度低于400℃可能需要过长的时间以达所需氧化，因此增加制造成本。
115.在一些实施例中，进行肝式氧化工艺以形成氧化物层238。干式氧化工艺可采用氧作为蚀刻剂。在例示性的工艺中，可在常压下进行干式氧化工艺，其温度违约400℃至800℃。干式氧化工艺的温度低于约800℃。温度高于800℃则可能改变外延源极/漏极结构232的结晶结构。温度低于400℃则需过长的时间以达所需氧化程度，因此增加制造成本。
116.在一些实施例中，可在含等离子体的环境中进行氧化处理工艺，比如采用感应式耦合等离子体工艺的去耦等离子体氧化。氧化处理可在工艺环境中采用含氧气体混合物以与反应。在一些实施例中，含氧气体混合物包括至少一种含氧气体，且视情况包括惰气。含氧气体的合适例子可包含氧气、氮气、氨与类似物。气体混合物中的惰气的合适例子可包含氩气、氦气、氪气或类似物。在例示性的实施例中，含氧气体混合物中的含氧气体为氧气。在氧化处理工艺时，可调整多种工艺参数以控制氧化工艺。在一例中，可在较低压力下进行氧化处理，比如介于约0.5pa至约10pa之间。在一些实施例中，施加偏功率至基板以进行去耦等离子体氧化，可达所需的阶梯覆盖。举例来说，偏功率介于3瓦至约10瓦之间。
117.值得注意的是，此处提供的氧化工艺条件仅用于举例而非局限本发明实施例。
118.步骤120进行退火工艺，至少自氧化物层的最顶部移除一或多种元素以形成自对准掩模层。由于至少自氧化物层的最顶部移除一或多种元素，自对准掩模层相对于后续形成的第二型态的装置的源极/漏极结构具有蚀刻选择性。图11a为半导体装置200沿着图5中的剖线a-a的剖视图。图11a为步骤120之后的半导体装置200的例子。如图11a所示，自覆盖外延源极/漏极结构232的氧化物层238产生自对准掩模层240。图11b为图11a中的区域11b的部分放大图。
119.在一些实施例中，自含氧化硅锗的氧化物层238移除锗的步骤中的退火，可造成自对准掩模层240包括氧化硅。在一些实施例中，退火工艺自氧化物层238实质上移除所有的锗，而氧化物层238的所有部分转换成自对准掩模层240。在后述的其他实施例中，只从氧化物层238的最顶部移除锗，而氧化硅锗的一部分保留于自对准掩模层240与外延衬垫层234之间。
120.如图11b所示，自对准掩模层240可具有厚度t3。在一些实施例中，自对准掩模层240的厚度t3介于2nm至10nm之间。厚度小于2nm则过薄而无法在后续工艺时保护外延源极/漏极结构232。厚度大于10nm可能无法提供额外优点。在一些实施例中，自对准掩模层240的产生方法可为自氧化物层238的一部分(而非氧化物层238的所有厚度)移除锗，以达工艺效果。部分移除锗的条件将搭配图21a说明。
121.在例示性的工艺中，可采用氮气作为反应物以在常压下进行退火工艺，其温度可
为约600℃至800℃，并历时约0.5小时至2小时。可调整温度与反应时间，以达所需的移除材料速率。退火工艺的温度低于约800℃。温度高于800℃可能改变外延源极/漏极结构232的结晶结构。温度低于600℃可能需过长的时间以达所需的移除％，因此增加制造成本。
122.步骤122移除覆盖第一型态的装置之外的区域的硬掩模。图12a为半导体装置200沿着图5中的剖线a-a的剖视图。图12a为步骤122之后的半导体装置200的例子。图12b为图12a中区域12b的部分放大图。如图12a所示，移除图案化的硬掩模层228以露出n型井204b上的鳍状结构210b，用于后续形成p型装置所用的源极/漏极结构。
123.在一些实施例中，移除硬掩模层228的部分的蚀刻工艺，可包含湿蚀刻工艺、干蚀刻工艺或上述的组合。在蚀刻工艺时，自对准掩模层240保护外延源极/漏极结构232。一些实施例在移除硬掩模层228的蚀刻工艺时，自对准掩模层240可能损失一些厚度。如图12b所示，移除硬掩模层228之后的自对准掩模层240的厚度t4，可小于移除硬掩模层228之前的厚度t3。
124.步骤124形成第二型态的装置所用的外延源极/漏极结构，并以自对准掩模层覆盖第一型装置所用的外延源极/漏极结构。如上所述，第一型态的装置为n型装置，而第二型态的装置为p型装置。在其他实施例中，第一型态的装置为p型装置，而第二型态的装置为n型装置。
125.图13a为半导体装置200沿着图5中的剖线a-a的剖视图。图13a为步骤124之后的半导体装置200的例子。图13b为图13a中的区域13b的部分放大图。如图13a所示，自鳍状结构210b的露出表面外延成长p型装置所用的外延源极/漏极结构242。
126.在一些实施例中，在外延成长外延源极/漏极结构242之前对半导体装置200进行清洁工艺，以移除鳍状结构210b的表面上的原生氧化物。清洁工艺包括施加稀释氢氟酸至半导体装置200的表面约几十秒。在一些实施例中，清洁工艺亦包括等离子体清洁法，其采用硅钴镍:三氟化氮/氨等离子体与氩气/氦气/氢气作为载气。可在进行外延沉积的腔室中原位进行硅钴镍的等离子体清洁工艺。
127.在清洁工艺之后，可由任何合适方法如化学气相沉积、化学气相沉积外延、分子束外延或任何合适的沉积技术以形成外延源极/漏极结构242。在一些实施例中，p型装置所用的外延源极/漏极结构242可包含一或多层的硅、硅锗或锗，且具有p型掺质如硼以用于p型装置如p型场效晶体管。在一些实施例中，外延源极/漏极结构242可为含硼掺质的硅锗材料。
128.自对准掩模层240在步骤124的清洁工艺与外延沉积时，可作为外延源极/漏极结构232所用的保护层。自对准掩模层240中的氧化物材料可覆盖外延源极/漏极结构232，因此无额外外延层成长于外延源极/漏极结构232上。自对准掩模层240亦可承受形成外延源极/漏极结构242之前的清洁工艺。
129.在一些实施例中，步骤124时的自对准掩模层240可能损失一些厚度。如图13b所示，移除硬掩模层228之后的自对准掩模层240的厚度t5，小于形成外延源极/漏极结构242之前的自对准掩模层240的厚度t4。
130.步骤126移除自对准掩模层。可采用合适的蚀刻方法，以选择性移除自对准掩模层并露出下方的外延材料。图14为半导体装置200沿着图5中的剖线a-a的剖视图。图14为步骤126之后的半导体装置的例子。移除残留的自对准掩模层240，以露出外延衬垫层234。
131.在一些实施例中，自对准掩模层240的移除方法可采用含卤素的蚀刻剂。举例来说，干蚀刻工艺可采用卤素蚀刻气体如氯气、六氟化硫或上述的组合。在移除自对准掩模层240之后，可露出外延衬垫层234，如图14所示。
132.步骤128顺应性地形成接点蚀刻停止层于半导体基板上。图15为半导体装置200沿着图5中的剖线a-a的剖视图。图15为步骤128之后的半导体装置200的例子。接点蚀刻停止层244形成于半导体装置200的露出表面上。接点蚀刻停止层244形成于外延源极/漏极结构242、外延衬垫层234、侧壁间隔物216与隔离层212上。接点蚀刻停止层244可包含氮化硅、氮氧化硅、碳氮化硅或任何其他合适材料，且其形成方法可为化学气相沉积、物理气相沉积或原子层沉积。如图15所示，外延衬垫层234位于接点蚀刻停止层244与外延源极/漏极结构232之间。
133.步骤130形成层间介电层于接点蚀刻停止层上。图16为半导体装置200的透视图。图16为步骤130之后的半导体装置200的例子。在图16中，步骤130之后形成层间介电层246于接点蚀刻停止层244上。层间介电层246所用的材料可包括含硅、氧、碳及/或氢的化合物，比如氧化硅、碳氢氧化硅或碳氧化硅。可采用有机材料如聚合物以作为层间介电层246。在一些实施例中，层间介电层246的形成方法可为可流动的化学气相沉积。如图15所示，层间介电层246在移除牺牲栅极结构214时，可保护外延源极/漏极结构232及242。
134.步骤132移除牺牲栅极结构，并形成置换栅极结构。图17a为半导体装置200的透视图。图17b为半导体装置200沿着图17a中的剖线b-b的剖视图。图17a及图17b为步骤132之后的半导体装置200的例子。
135.牺牲栅极介电层218与牺牲栅极层220的移除方法可采用干蚀刻、湿蚀刻或上述的组合。之后可移除上述步骤所露出的半导体层206a及206b，以形成栅极空洞于半导体层208a及208b的纳米片周围。接着将置换栅极结构252填入栅极空洞。置换栅极结构252包括栅极介电层248与栅极层250。
136.栅极介电层248形成于栅极空洞中的露出表面上。n型装置与p型装置所用的栅极介电层248可具有不同的组成与尺寸，因此可采用图案化的掩模层与不同的沉积配方分开形成。栅极介电层248可包含一或多层的介电材料，比如氧化硅、氮化硅、高介电常数的介电材料、其他合适的介电材料及/或上述的组合。高介电常数的介电材料的例子包含氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化钛、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料及/或上述的组合。栅极介电层248的形成方法可为化学气相沉积、原子层沉积或任何合适方法。
137.栅极层250形成于栅极介电层248上，以填入栅极空洞。栅极层250可包含一或多层的导电材料，比如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、镍硅化物、钴硅化物、氮化钛、氮化钨、钛铝、氮化钛铝、碳氮化钽、碳化钽、氮化钽硅、金属合金、其他合适材料及/或上述的组合。在一些实施例中，栅极层250的形成方法可为化学气相沉积、原子层沉积、电镀或其他合适方法。在形成栅极层250之后，可进行平坦化工艺如化学机械研磨工艺以移除多余的栅极材料并露出层间介电层246的上表面。
138.步骤134形成源极/漏极接点结构。图18a为半导体装置200的透视图。图18b为半导体装置200沿着图18a中的剖线b-b的剖视图。图18a及图18b为步骤134之后的半导体装置200的例子。
139.可形成接点孔穿过层间介电层246、接点蚀刻停止层244与外延衬垫层234(若存在)，以露出外延源极/漏极结构232及242，接着将导电材料填入接点孔。可采用合适的光刻与蚀刻技术，以形成接点孔穿过多种层状物。在形成接点孔之后，可选择性形成硅化物层254于接点孔所露出的外延源极/漏极结构232及242的表面上。硅化物层254的形成方法可为沉积金属源层以覆盖露出表面(含外延源极/漏极结构232及242与外延衬垫层234(若存在)的露出表面)，并进行快速热退火工艺。在一些实施例中，金属源层包含择自钨、钴、镍、钛、钼与钽的金属层，或择自氮化钨、氮化钴、氮化镍、氮化钛、氮化钼与氮化钽的金属氮化物层。在形成金属源层之后，可进行快速热退火工艺。在快速热退火工艺时，外延源极/漏极结构232及242与外延衬垫层234(若存在)上的金属源层的部分，外延源极/漏极结构232及242与外延衬垫层234(若存在)中的硅反应形成硅化物层254。接着移除金属源层的未反应部分。在一些实施例中，硅化物层254包括钨硅化物、钴硅化物、镍硅化物、钛硅化物、钼硅化物与钽硅化物的一或多者。
140.在形成硅化物层254之后，可沉积导电材料以填入接点孔并形成源极/漏极接点结构258。在形成源极/漏极接点结构258之前，可视情况形成阻挡层256于接点孔中。在一些实施例中，栅极接点所用的导电材料的形成方法可为化学气相沉积、物理气相沉积、电镀、原子层沉积或其他合适技术。在一些实施例中，源极/漏极接点结构258所用的导电材料包括氮化钛、氮化钽、钽、钛、铪、锆、镍、钨、钴、铜、银、铝、锌、钙、金、镁、钼、铬或类似物。之后进行化学机械研磨工艺以移除高于层间介电层246的上表面的导电材料层的一部分。
141.上述方法100在依序形成n型装置与p型装置于基板上时，可采用自对准掩模层覆盖先形成的源极/漏极结构，之后形成其他的源极/漏极结构，以避免在先形成的源极/漏极结构上进行图案化工艺。如此一来，即使先形成的源极/漏极结构因尺寸及/或形状变化而超出误差容许范围，也不会因图案化工艺而切断或损伤先形成的源极/漏极结构。在公知技术中，若图案化掩模时切断先形成的源极/漏极结构，则掩模不覆盖切割表面，造成先形成的源极/漏极结构与后续形成的源极/漏极结构之间的短路(若相邻的源极/漏极结构彼此重叠或桥接)。
142.本发明实施例可用于形成重叠或桥接的源极/漏极结构而不造成短路。图19及图20为本发明实施例中，半导体装置200a于多种阶段的附图。可采用方法100制造半导体装置200a。图19为方法100的步骤124之后的半导体装置200a的例子。图20为方法100的步骤128之后的半导体装置200a的例子。
143.半导体装置200a与半导体装置200类似，直到步骤124，其中p型装置所用的外延源极/漏极结构242a与n型装置所用的外延源极/漏极结构232重叠或桥接。如图19所示，自对准掩模层240在步骤124时，作为外延源极/漏极结构232所用的保护层。在区域262中的外延源极/漏极结构242a与外延源极/漏极结构232重叠处，位于外延源极/漏极结构242a之间的自对准掩模层240可与外延源极/漏极结构232重叠，以避免直接接触。外延衬垫层234亦可位于与外延源极/漏极结构232重叠的外延源极/漏极结构242a之间，以避免扩散掺质。在一些实施例中，气隙260c可形成于外延源极/漏极结构242a与外延源极/漏极结构232之间。
144.步骤126自半导体装置200a部分地移除自对准掩模层240。如图20所示，自对准掩模部分240r保留于外延源极/漏极结构232上。自对准掩模部分240r可包含外延源极/漏极结构242a与外延源极/漏极结构232合并处的部分，以及自对准掩模层240暴露至气隙260c
处的部分。
145.步骤128形成接点蚀刻停止层244a于半导体装置200a的露出表面上。如图20所示，接点蚀刻停止层244a形成于外延源极/漏极结构242a的露出表面、外延衬垫层234、侧壁间隔物216与隔离层212上。接点蚀刻停止层244a未覆盖的外延源极/漏极结构242a暴露至自对准掩模部分240r或气隙260c。接点蚀刻停止层244a未覆盖的外延源极/漏极结构242a的表面，可暴露至自对准掩模部分240r或气隙260c，因此不易与相邻的外延源极/漏极结构232形成短路。在一些实施例中，外延源极/漏极结构242a与外延源极/漏极结构232在外延源极/漏极结构232沿着y轴的最宽处合并，且合并处在剖视图中具有角度或弧形。如此一来，保留于半导体装置200a中的自对准掩模部分240r亦包含角度或弧形。举例来说，自对准掩模部分240r可包含面对接点蚀刻停止层244a的第一部分240r1，与面对气隙260c的第二部分240r2。第一部分240r1与第二部分240r2具有角度。在一些实施例中，自对准掩模部分240r的厚度介于2nm至10nm之间。在其他实施例中，进行低压移除工艺以移除自对准掩模部分240r，可形成气隙于外延源极/漏极结构242a与外延源极/漏极结构232之间。
146.在上述实施例中，方法100的步骤120可自氧化物层238实质上移除硅以外的元素。在其他实施例中，可进行步骤120的退火工艺，以自氧化物层238的一部分移除一或多种半导体元素。通过移除一或多种半导体元素的一部分，可减少步骤120的退火时间及/或温度，因此改善制造效率及/或减少可能的高温损伤。图21c为方法100的步骤120自氧化物层238移除锗的一部分所制造的半导体装置200b。
147.图21a为本发明实施例中，步骤116、118及120之后改变半导体装置200b的外延盖层236的剖视图。图21b为方法100的步骤120之后的半导体装置200b的例子。图21c为方法100的步骤124之后的半导体装置200b的例子。
148.半导体装置200b与半导体装置200类似，直到步骤120，其中退火工艺只自氧化物层238的顶部移除锗。如图21a所示，通过调整步骤120的退火工艺的时间及/或温度，可移除氧化物层238中多种％的锗，以形成多种厚度的自对准掩模层240b，并保留混合氧化物层238b如氧化硅锗的混合物。在一些实施例中，在自对准掩模层240b的厚度足以保护外延源极/漏极结构232，以及自对准掩模层240b之下的混合氧化物层238b的厚度，即可停止步骤120的退火工艺。步骤118之后的混合氧化物层238可具有厚度t9。步骤120之后的自对准掩模层240b可具有厚度t10。在一些实施例中，厚度t10与厚度t9的比例可介于0.5至0.95之间。当比例(t10:t9)小于0.5时，自对准掩模层240b的厚度不足以在后续工艺中保护外延源极/漏极结构232。当比例(t10:t9)大于0.95，则步骤120的时间可能过长而增加成本，但不具有明显的额外优点。
149.如图21a及图21b所示，步骤120之后形成自对准掩模层240b于混合氧化物层238b与外延衬垫层234上。自对准掩模层240b在步骤124时可作为外延源极/漏极结构232所用的保护层。步骤124时的自对准掩模层240b可能损失一些厚度，如图21c所示。
150.在一些实施例中，步骤126自半导体装置200b移除混合氧化物层238b与自对准掩模层240b的保留部分。在步骤126之后，半导体装置200b可与半导体装置200实质上相同，如图14所示。最终的半导体装置200b可与半导体装置200实质上类似。
151.在其他实施例中，步骤126之后可保留混合氧化物层238b的至少一部分于最终半导体装置中。图21d为半导体装置200b’的例子，其保留氧化物层238的至少一部分于外延衬
垫层234与接点蚀刻停止层244之间。
152.图21e为本发明实施例中的半导体装置200c。半导体装置200c与半导体装置200类似，直到步骤124，其中p型装置所用的外延源极/漏极结构242c与n型装置所用的源极/漏极结构232重叠或桥接。步骤124的自对准掩模层240b可作为外延源极/漏极结构232所用的保护层。在区域262c中的外延源极/漏极结构242c与外延源极/漏极结构232重叠处，位于外延源极/漏极结构242c之间的混合氧化物层238b与自对准掩模层240b可与外延源极/漏极结构232重叠以避免直接接触。在一些实施例中，气隙260c可形成于外延源极/漏极结构242c与外延源极/漏极结构232之间。
153.步骤126自半导体装置200c部分地移除自对准掩模层240b与混合氧化物层238b。如图21e所示，自对准掩模部分240cr与氧化物层部分238cr保留于外延源极/漏极结构232上。自对准掩模部分240cr与氧化物层部分238cr可包含外延源极/漏极结构242c与外延源极/漏极结构232重叠处的部分，以及自对准掩模层240暴露至气隙260c处的部分。与自对准掩模部分240r类似，自对准掩模部分204cr与氧化物层部分238cr亦可包含角度或弧形部分。
154.在上述实施例中，步骤118氧化外延盖层236以形成实质上一致的氧化物层238。在其他实施例中，外延盖层236可转变为多层以对应多种工艺条件。图22a至图22d为方法100的步骤120之后，外延盖层236转变成三层结构的半导体装置200d。图22a为本发明实施例中，步骤116、118及120之后改变半导体装置200d的外延盖层236的剖视图。图22b为方法100的步骤120之后的半导体装置200d的例子。图22c为方法100的步骤124之后的半导体装置200d的例子。图22d为方法100的步骤130之后的半导体装置200d的例子。
155.半导体装置200d与半导体装置200类似，直到步骤118，其中氧化工艺后的外延盖层236转变成半导体盖层264、混合氧化物层238d与自对准掩模层240d。如图22a所示，含硅锗的外延盖层236在暴露至氧化剂之后转变成实质上三层结构，其中氧化剂对硅的氧化速率大于对锗的氧化速率。形成于最顶部上的自对准掩模层240d主要包括氧化硅。直接位于自对准掩模层240d之下的混合氧化物层238d主要包括氧化硅锗。位于混合氧化物层238d之下的半导体盖层264主要包括未氧化的锗。在一些实施例中，三层结构可为部分氧化外延盖层236的结果。在步骤120的退火工艺之后，自三层结构移除一部分的锗，增加自对准掩模层240d的厚度，形成含氧化硅锗与氧化锗的氧化物层266，且实质上不改变半导体盖层264。在氧化步骤120之后，自对准掩模层240d、混合氧化物层238d与半导体盖层264具有合计的厚度t11。自对准掩模层240d可具有厚度t12。在一些实施例中，厚度t12与厚度t11的比例可介于0.50至0.80之间。当比例(t12:t11)小于0.5，则自对准掩模层240d的厚度可能不足以在后续工艺中保护外延源极/漏极结构232。当比例(t12:t11)大于0.80，则步骤118及120的时间可能过长而增加成本，但无明显的额外优点。
156.如图22a及图22b所示，步骤120之后形成自对准掩模层240d于氧化物层266、半导体盖层264与外延衬垫层234上。自对准掩模层240d在步骤124时可作为外延源极/漏极结构232所用的保护层。步骤124时的自对准掩模层240d可能损失一些厚度，如图22c所示。
157.步骤126自半导体装置200d移除氧化物层266与自对准掩模层240d的保留部分，而半导体盖层264与外延衬垫层234保留于外延源极/漏极结构232上，如图22d所示。接着形成接点蚀刻停止层244于半导体盖层264上。在其他实施例中，步骤126之后可保留氧化物层
266的至少一部分于最终半导体装置中(未图示)。
158.图22e为本发明实施例中的半导体装置200e。半导体装置200e与半导体装置200d类似，差别在于p型装置所用的外延源极/漏极结构242e与n型装置所用的外延源极/漏极结构232重叠或桥接。在区域262e中的外延源极/漏极结构242e与外延源极/漏极结构232重叠处，位于外延源极/漏极结构242e之间的氧化物层266与自对准掩模层240d可与外延源极/漏极结构232重叠以避免直接接触。如图22e所示，自对准掩模部分240er与氧化物层部分266r保留于外延源极/漏极结构232上。在一些实施例中，气隙260e可形成于外延源极/漏极结构242e与外延源极/漏极结构232之间。自对准掩模部分240er与氧化物层部分238er可包含外延源极/漏极结构242e与外延源极/漏极结构232合并处的部分，以及自对准掩模层240暴露至气隙260e处的部分。与自对准掩模部分240r类似，自对准掩模部分240er与氧化物层部分266r亦可包含角度或弧形部分。
159.在其他实施例中，步骤118氧化外延盖层236，以在方法100中的步骤120之后形成四层结构。图23a为本发明实施例中，步骤116、118及120之后改变半导体装置200f中的外延盖层236的剖视图。图23b为方法100的步骤120之后的半导体装置200f的例子。图23c为方法100的步骤124之后的半导体装置200f的例子。图23d为方法100的步骤130之后的半导体装置200f的例子。
160.半导体装置200f与半导体装置200d类似，差别在于氧化工艺之后的外延盖层236转变成半导体盖层264、氧化硅层268、混合氧化物层238f与自对准掩模层240f。如图23a所示，暴露至氧化剂之后的含硅锗的外延盖层236转变成实质上四层结构。形成于最顶部上的自对准掩模层240f主要包括氧化硅。直接位于自对准掩模层240d之下的混合氧化物层238f主要包含氧化硅锗与氧化锗。混合氧化物层238f之下的氧化硅层268主要包含氧化硅。混合氧化物层238f之下的半导体盖层264主要包含未氧化的锗。在步骤120的退火工艺之后，可自三层结构移除一部分的锗，增加自对准掩模层240f的厚度，形成含氧化硅锗、氧化锗与锗的混合氧化物层266f，且实质上不改变氧化硅层268与半导体盖层264。
161.自对准掩模层240f在步骤124时可作为外延源极/漏极结构所用的保护层。步骤124时的自对准掩模层240f可能损失一些厚度，如图23c所示。步骤126自半导体装置200f移除氧化硅层268、混合氧化物层266f与自对准掩模层240d的保留部分，而半导体盖层264与外延衬垫层234保留于外延源极/漏极结构232上，如图23d所示。
162.图23e为本发明实施例的半导体装置200g。半导体装置200g与半导体装置200f类似，差别在于p型装置所用的外延源极/漏极结构242g与n型装置所用的外延源极/漏极结构232重叠或桥接。在外延源极/漏极结构242g与外延源极/漏极结构232合并的区域262g中，自对准掩模部分240gr、混合氧化物层部分266gr与氧化硅层部分268gr保留于最终的半导体装置200g中。与自对准掩模部分240r类似，自对准掩模部分240gr、混合氧化物层部分266gr与氧化硅层部分268gr亦可包含角度或弧形部分。
163.在一些实施例中，步骤118部分氧化外延盖层236，而外延盖层236的部分未改变。图24a至图24d为方法100中的步骤118部分氧化外延盖层236所制造的半导体装置200h。图24a为本发明实施例中，步骤116、118及120之后改变半导体装置200h中的外延盖层236的剖视图。图24b为方法100的步骤120之后的半导体装置200h的例子。图24c为方法100的步骤124之后的半导体装置200h的例子。图24d为方法100的步骤130之后的半导体装置200h的例
子。
164.半导体装置200h与半导体装置200类似，直到步骤118。在氧化工艺部分氧化外延盖层236之后，外延盖层236的顶部转变为氧化物层238h，而外延盖层236的下侧部分维持未氧化如图24a中的盖层236h。在一些实施例中，可采用去耦等离子体氧化进行部分氧化，如上述的步骤118。氧化物层238主要包含氧化硅锗。盖层236h包含未氧化的外延硅锗。在步骤120的退火工艺之后，氧化物层238h转变为含氧化硅的自对准掩模层240h，以及含氧化硅锗与氧化锗的氧化物层266h。
165.如图24a及图24b所示，步骤120之后形成自对准掩模层240h于氧化物层266h、盖层236h与外延衬垫层234上。在步骤124时，自对准掩模层240h可作为外延源极/漏极结构232的保护层。在步骤124时，自对准掩模层240h可能损失一些厚度，如图23c所示。
166.步骤自半导体装置200h移除氧化物层266h与自对准掩模层240h的保留部分，并保留盖层236h与外延衬垫层234于外延源极/漏极结构232上，如图24d所示。接着形成接点蚀刻停止层244于半导体盖层264上。在其他实施例中，步骤126之后可保留氧化物层266h的至少一部分于最终半导体装置中(未图示)。
167.图24e为本发明实施例中的半导体装置200i。半导体装置200i与半导体装置200h类似，差别在于p型装置所用的外延源极/漏极结构242i与n型装置所用的外延源极/漏极结构232重叠或桥接。在区域262e中的外延源极/漏极结构242i与外延源极/漏极结构232重叠处，位于外延源极/漏极结构242i之间的氧化物层266h与自对准掩模层240h可与外延源极/漏极结构232重叠以避免直接接触。如图24e所示，自对准掩模部分240hr与氧化物层部分266hr保留于外延源极/漏极结构232上。在一些实施例中，气隙260i可形成于外延源极/漏极结构242i与外延源极/漏极结构232之间。自对准掩模部分240hr与氧化物层部分266hr可包含外延源极/漏极结构242i与外延源极/漏极结构232合并处的部分，以及自对准掩模层240h暴露至气隙260i处的部分。与自对准掩模部分240r类似，自对准掩模部分240hr与氧化物层部分266hr亦可包含角度或弧形部分。
168.在上述的例子中，在形成p型装置所用的外延源极/漏极结构之前，形成n型装置所用的外延源极/漏极结构。在本发明其他实施例中，可形成p型装置所用的外延源极/漏极结构，并形成自对准掩模层于p型装置所用的外延源极/漏极结构上。
169.图25至图34为本发明实施例中多种阶段的半导体装置300。半导体装置300的制作方法可采用上述的方法100。半导体装置300与半导体装置200类似，直到图1至图6所示的步骤110。
170.步骤110进行光刻工艺，可图案化硬掩模层228，以露出n型井204b上的区域(形成p型装置处)，如图25所示。
171.步骤112形成p型装置所用的外延源极/漏极结构332，如图25所示。p型装置所用的外延源极/漏极结构332可包含一或多层的硅、硅锗或锗，其具有p型掺质如硼以用于p型装置如p型场效晶体管。在一些实施例中，外延源极/漏极结构332可为包含硼掺质的硅锗材料。图8所示的外延源极/漏极结构332为六角形。然而外延源极/漏极结构332可为其他形状，端视设计而定。外延源极/漏极结构332的形成方法可为任何合适方法，比如化学气相沉积、化学气相沉积外延、分子束外延或任何合适的沉积技术。
172.步骤114形成外延衬垫层334于p型装置所用的外延源极/漏极结构332上，如图26a
所示。外延工艺可选择性形成外延衬垫层334于外延源极/漏极结构332的露出表面上。外延衬垫层334实质上顺应性地位于源极/漏极结构332的露出表面上。外延衬垫层334的形成方法可为任何合适方法，比如化学气相沉积、化学气相沉积外延、分子束外延或任何合适的沉积技术。在本发明一些实施例中，可在形成外延源极/漏极结构332的相同腔室中原位形成外延衬垫层334。在一些实施例中，外延衬垫层334为单晶材料的半导体层。在一些实施例中，外延衬垫层334为无掺质的外延半导体层。外延衬垫层334的组成可为其他材料，其可提供结构转换及/或扩散阻挡。举例来说，外延衬垫层334可包含一或多层的硅、锗、硅锗、砷化镓、锑化铟、磷化镓、砷化铝铟、砷化镓铟、磷化镓锑、砷化镓锑或磷化铟，端视外延源极/漏极结构332与后续层状物的材料选择而定。在一实施例中，外延衬垫层334为无掺质的外延硅层。
173.图26b为图26a中的区域26b的部分放大图。如图26b所示，外延衬垫层334可具有厚度t6。在一些实施例中，外延衬垫层334的厚度t6介于1nm至5nm之间。厚度小于1nm可能无法提供足够的转换及/或阻挡优点。厚度大于5nm可能无法提供额外优点。
174.步骤116选择性形成外延盖层336于外延衬垫层334的露出表面上，且形成方法可为外延工艺。外延盖层336可实质上顺应性。外延盖层336的形成方法可为任何合适方法，比如化学气相沉积、化学气相沉积外延、分子束外延或任何合适的沉积技术。在本发明一些实施例中，可在形成外延源极/漏极结构332与外延衬垫层334的相同腔室中原位形成外延盖层336。
175.在一些实施例中，外延盖层336包括的半导体材料的氧化速率及/或蚀刻选择性，不同于外延衬垫层334与外延源极/漏极结构332。在一些实施例中，外延盖层336可包含一或多层的硅、磷化硅、碳化硅或碳磷化硅。外延盖层336可为磷化硅。
176.如图26b所示，外延盖层336可具有厚度t7。在一些实施例中，外延盖层336的厚度t7可介于2nm至10nm之间。厚度小于2nm可能无法形成足够厚的硬掩模以在后续工艺时保护外延源极/漏极结构332。厚度大于10nm可能无法提供额外优点。
177.步骤118进行氧化处理以选择性氧化外延盖层336。图27a为步骤118之后的半导体装置300的例子。图27b为图27a中的区域27b的部分放大图。自外延盖层336形成氧化物层338时，氧化处理实质上不影响外延衬垫层334。在一些实施例中，氧化物层338可包含氧化磷硅。
178.形成氧化物层338的方法可采用湿式氧化、干式氧化、等离子体氧化如去耦等离子体氧化或上述的组合。在一些实施例中，步骤118进行低热预算及/或氧扩散降低的步骤，以避免外延源极/漏极结构332再结晶。
179.步骤120进行退火工艺，至少自氧化物层338的最顶部移除一或多种元素如磷，以形成自对准掩模层340。图28a为步骤120之后的半导体装置300的例子。图28b为图28a中的区域28b的部分放大图。
180.在一些实施例中，步骤的退火工艺可自含氧化磷硅的氧化物层338移除磷，以形成含氧化硅的自对准掩模层340。在一些实施例中，退火工艺自氧化物层338移除实质上所有的磷，而氧化物层338的所有部分转换成自对准掩模层340。在其他实施例中，只自氧化物层238的最顶部移除磷，而氧化磷硅的一部分保留于自对准掩模层340与外延衬垫层334之间。
181.如图28b所示，自对准掩模层340可具有厚度t8。在一些实施例中，自对准掩模层
340的厚度t8介于2nm至10nm之间。厚度小于2nm可能厚度不足以在后续工艺时保护外延源极/漏极结构332。厚度大于10nm可能无法提供额外优点。
182.步骤122移除图案化的硬掩模层228以露出p型井204a上的鳍状结构210a，用于之后形成n型装置所用的源极/漏极结构，如图29所示。
183.在一些实施例中，移除硬掩模层328的部分的蚀刻工艺可包含湿蚀刻工艺、干蚀刻工艺或上述的组合。在蚀刻工艺时，自对准掩模层340保护外延源极/漏极结构332。在一些实施例中，在移除硬掩模层328的蚀刻工艺时，自对准掩模层340可损失一些厚度。
184.步骤124可自鳍状结构210a的露出表面外延成长n型装置所用的外延源极/漏极结构342。在外延成长外延源极/漏极结构342之前，可进行清洁工艺如移除鳍状结构210a的表面上形成的原生氧化物。在清洁工艺之后，可形成外延源极/漏极结构342，且其形成方法可为任何合适方法如化学气相沉积、化学气相沉积外延、分子束外延或任何合适的沉积技术。在一些实施例中，外延源极/漏极结构342可包含一或多层的硅、磷化硅、碳化硅或碳磷化硅。外延源极/漏极结构332亦可包含n型掺质如磷、砷或类似物。在一些实施例中，外延源极/漏极结构332可为含磷掺质的硅层。
185.步骤126移除自对准掩模层340。可采用合适的蚀刻方法以选择性移除自对准掩模层，并露出下方的外延材料。如图31所示，移除自对准掩模层340以露出外延衬垫层334。在一些实施例中，可采用含卤素的蚀刻剂移除自对准掩模层340。
186.步骤128顺应性地形成接点蚀刻停止层344于半导体装置300上。接点蚀刻停止层344形成于外延源极/漏极结构342、外延衬垫层334、侧壁间隔物316与隔离层312上，如图32所示。
187.步骤130形成层间介电层346于接点蚀刻停止层344上，如图32所示。之后可进行步骤132及134，如上所述。
188.图33及图34为本发明实施例中的多种阶段的半导体装置300a。半导体装置300a的制造方法可采用方法100。图33为方法100的步骤124之后的半导体装置300a的例子。图34为方法100的步骤128之后的半导体装置300a的例子。
189.半导体装置300a与半导体装置300类似，直到步骤124，其中n型装置所用的外延源极/漏极结构342a与p型装置所用的外延源极/漏极结构332重叠或桥接。如图33所示，自对准掩模层340在步骤124时，可作为外延源极/漏极结构332所用的保护层。在区域362中的外延源极/漏极结构342a与外延源极/漏极结构332重叠处，位于外延源极/漏极结构342a之间的自对准掩模层340可与外延源极/漏极结构332重叠，以避免直接接触。在一些实施例中，气隙360可形成于外延源极/漏极结构342a与外延源极/漏极结构332之间。
190.步骤126自半导体装置300a部分地移除自对准掩模层340。如图34所示，自对准掩模部分340r保留于外延源极/漏极结构332上。自对准掩模部分340r可包含外延源极/漏极结构342a与外延源极/漏极结构332重叠处的部分，以及自对准掩模层340暴露至气隙360处的部分。与自对准掩模部分240r类似，自对准掩模部分340r亦可包含角度或弧形部分。
191.在上述实施例中，步骤118氧化外延盖层336以形成实质上一致的氧化物层338。在其他实施例中，外延盖层336可转变成多层，以对应多种工艺条件。图35a至图35c为本发明实施例中的多种阶段的半导体装置300b。图35a为本发明实施例中，步骤116、118及120之后改变半导体装置300b的外延盖层336的剖视图。图35b为方法100的步骤120之后的半导体装
置300b的例子。图35c为方法100的步骤130之后的半导体装置300b的例子。
192.半导体装置300b与半导体装置300类似，直到步骤118，其中氧化工艺之后的外延盖层336转变成半导体盖层364、氧化物层338d与自对准掩模层340d。如图35a所示，含磷化硅的外延盖层336在暴露至氧化剂之后转变成实质上三层结构，而氧化剂对硅的氧化速率大于对磷的氧化速率。形成于最顶部上的自对准掩模层340d主要包含氧化硅。直接位于自对准掩模层340d之下的氧化物层338d主要包含氧化磷硅。氧化物层338d之下的半导体盖层364主要包含未掺氧化的磷。在步骤120的退火工艺之后，自三层结构移除磷的一部分，增加自对准掩模层340d的厚度，形成含氧化磷硅与氧化硅的氧化物层338d，且实质上不改变半导体盖层364。
193.如图35a及图35b所示，步骤120之后形成自对准掩模层340d于氧化物层366、半导体盖层364与外延衬垫层334上。自对准掩模层340d在步骤124时可作为外延源极/漏极结构332所用的保护层。
194.步骤126自半导体装置300b移除氧化物层366与自对准掩模层340d的保留部分，并保留半导体盖层364与外延衬垫层334于外延源极/漏极结构332上，如图35c所示。在其他实施例中，步骤126之后可保留氧化物层366的至少一部分于最终半导体装置中(未图示)。
195.图35d及图35e为本发明实施例中的半导体装置300c。半导体装置300c与半导体装置300b类似，差别在于n型装置所用的外延源极/漏极结构342c与p型装置所用的外延源极/漏极结构332重叠或桥接。在区域362中的外延源极/漏极结构342c与外延源极/漏极结构332重叠处，位于外延源极/漏极结构342c之间的半导体盖层364与自对准掩模层340可与源极/漏极结构332重叠，以避免直接接触。
196.如图35e所示，自对准掩模部分340r保留于外延源极/漏极结构332上。在一些实施例中，气隙360c可形成于外延源极/漏极结构342c与外延源极/漏极结构332之间。自对准掩模部分340r可包含外延源极/漏极结构342c与外延源极/漏极结构332重叠处的部分，以及自对准掩模层340暴露至气隙360c处的部分。
197.此处所述的多种实施例或例子，可比现有技术提供多种优点。举例来说，本发明实施例采用自对准掩模层，可加大工艺误差的容许范围并避免在图案化工艺中损伤源极/漏极结构。本发明实施例可提供外延源极/漏极结构的形状、尺寸及/或位置的弹性。本发明实施例亦可使外延源极/漏极结构重叠或桥接，而不造成短路问题。
198.本发明一些实施例提供半导体装置，包括第一源极/漏极结构；外延衬垫层，形成于第一源极/漏极结构上；第二源极/漏极结构；以及接点蚀刻停止层，形成于第一源极/漏极结构与第二源极/漏极结构上，其中接点蚀刻停止层直接形成于第二源极/漏极结构上，且外延衬垫层形成于第一源极/漏极结构与接点蚀刻停止层之间。
199.在一些实施例中，外延衬垫层包括外延半导体层。
200.在一些实施例中，外延衬垫层包括硅。
201.在一些实施例中，上述半导体装置还包括半导体盖层形成于外延衬垫层上，其中半导体盖层形成于外延衬垫层与接点蚀刻停止层之间。
202.在一些实施例中，半导体盖层包括锗。
203.在一些实施例中，上述半导体装置还包括掩模层形成于外延衬垫层的一部分上，其中掩模层接触第二源极/漏极结构。
204.在一些实施例中，掩模层包括氧化硅。
205.在一些实施例中，第一源极/漏极结构为n型装置所用的源极/漏极结构，而第二源极/漏极结构为p型装置所用的源极/漏极结构。
206.本发明一些实施例提供半导体装置，包括：第一源极/漏极结构，包括一或多种第一型态的掺质；第二源极/漏极结构，包括一或多种第二型态的掺质；衬垫层，形成于第一源极/漏极结构上，其中衬垫层包括：第一层，接触第一源极/漏极结构，其中第一层包括外延半导体层；以及第二层，接触第一层，其中第二层包括一或多种第二型态的掺质；以及接点蚀刻停止层，形成于衬垫层与第二源极/漏极结构上。
207.在一些实施例中，衬垫层还包括第三层以接触第二层，其中第三层包括氧化物。
208.在一些实施例中，上述半导体装置还包括掩模层形成于衬垫层与第二源极/漏极结构之间。
209.在一些实施例中，掩模层包括半导体氧化物。
210.本发明一些实施例提供半导体装置的形成方法。方法包括形成第一鳍状结构与第二鳍状结构；自第一鳍状结构外延成长第一源极/漏极结构，并以硬掩模层覆盖第二鳍状结构；形成自对准掩模层以覆盖第一源极/漏极结构；移除覆盖第二鳍状结构的硬掩模层；自第二鳍状结构外延成长第二源极/漏极结构；移除自对准掩模层；沉积接点蚀刻停止层以覆盖第一源极/漏极结构与第二源极/漏极结构；以及沉积层间介电材料于接点蚀刻停止层上。
211.在一些实施例中，形成自对准掩模层的步骤包括：外延成长衬垫层于第一源极/漏极结构上；外延成长盖层于衬垫层上；以及氧化盖层的至少一部分以形成氧化物层。
212.在一些实施例中，衬垫层包括第一元素，且盖层包括第一元素与第二元素。
213.在一些实施例中，形成自对准掩模层的步骤还包括退火氧化物层，以移除第二元素的至少一部分。
214.在一些实施例中，移除第二元素的步骤包括在氮气环境中进行退火工艺。
215.在一些实施例中，氧化盖层的至少一部分的步骤包括去耦等离子体氧化。
216.在一些实施例中，第一元素为硅而第二元素为锗。
217.在一些实施例中，第一元素为硅而第二元素为磷。
218.上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换或更动。