非易失存储结构及存储器件的制作方法

1.本发明涉及存储器领域，特别是涉及一种非易失存储结构及存储器件。


背景技术：

2.在半导体器件中非易失存储器(non-volatile memory，nvm)的应用十分广泛。它的特点是在断电后还能保存存储的数据。快闪存储器(flash memory)是非易失存储器的一种，包含nor型和nand型flash memory，被广泛应用在各种存储介质上(诸如智能卡，存储卡等)，是一种非常重要的半导体器件。
3.flash memory主要有采用传统浮栅(floating gate)结构，以及利用氮化硅(sin)等作为存储介质的电荷捕获型(charge trap)结构这两大类。如图1所示，传统flash memory采用堆叠栅结构，源极和漏极上依次设置遂穿氧化层、浮置栅、耦合介质层及控制栅，通过浮置栅(floating gate)存储电子，通过控制栅(control gate)加压来进行读写操作。flash memory可靠性高，能做到十万次以上读写，但缺点是和标准逻辑制程相比，需要额外增加3-7层光罩(基于不同结构cell有区别)，制造成本较高。市场上还有相当多的应用，比如低端消费电子类产品，mcu(micro-control unit)，pmic(power management ic)等，这些产品对非易失存储器可靠性要求相对不高(只要求一万次以内的读写次数)，但对成本敏感，要求制造成本尽可能低。
4.由此，如何提供一种兼容标准逻辑制程，制造成本低、结构简单的非易失存储结构，已成为本领域技术人员亟待解决的问题之一。
5.应该注意，上面对技术背景的介绍只是为了方便对本技术的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本技术的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种非易失存储结构及存储器件，用于解决现有技术中非易失存储结构相较于标准逻辑制程工艺复杂、成本高、且结构复杂等问题。
7.为实现上述目的及其他相关目的，本发明提供一种非易失存储结构，所述非易失存储结构至少包括：
8.衬底，形成于所述衬底上的深n阱，形成于所述深n阱上的p阱，形成于所述p阱内的第一有源区、第二有源区、第三有源区、第四有源区、第五有源区，形成于各有源区上的浮栅结构，以及形成于所述浮栅结构上的金属布线层；
9.所述浮栅结构与所述第一有源区及所述第二有源区相交构成擦除选择管，第一金属线和第二金属线从所述第一有源区分别引出所述擦除选择管的漏极和源极，第三金属线从所述第二有源区引出所述擦除选择管的控制栅；
10.所述浮栅结构与所述第三有源区相交构成电容；
11.所述浮栅结构与所述第四有源区及所述第五有源区相交构成编程选择管，第四金属线和第五金属线从所述第五有源区分别引出所述编程选择管的漏极和源极，第六金属线从所述第四有源区引出所述编程选择管的控制栅；
12.且，所述编程选择管的漏极通过所述第四金属线连接所述第三有源区。
13.可选地，所述第一有源区、所述第二有源区、所述第三有源区、所述第四有源区及所述第五有源区依次间隔排布。
14.更可选地，所述第一有源区、所述第二有源区、所述第三有源区、所述第四有源区及所述第五有源区平行设置。
15.更可选地，所述浮栅结构与各有源区垂直设置。
16.更可选地，设置于所述第一有源区和所述第二有源区上的所述浮栅结构与设置于所述第四有源区和所述第五有源区上的所述浮栅结构交错分布。
17.可选地，所述第一金属线与所述第四金属线位于所述浮栅结构的第一侧，所述第二金属线与所述第五金属线位于所述浮栅结构的第二侧。
18.更可选地，所述第二金属线与所述第五金属线为同一金属线。
19.更可选地，所述浮栅结构第二侧的所述第二有源区及所述第四有源区还通过接触孔连接所述第二金属线和所述第五金属线。
20.更可选地，所述第三金属线及所述第六金属线位于第一金属布线层，所述第一金属线、所述第二金属线、所述第四金属线及所述第五金属线位于第二金属布线层。
21.更可选地，相邻非易失存储结构两两构成一组，同一组的两个非易失存储结构对称设置，且各擦除选择管及编程选择管的源极共用同一金属线。
22.可选地，所述编程选择管为耗尽型晶体管。
23.可选地，所述浮栅结构与所述第一有源区和第二有源区的交叠面积为所述浮栅结构与所述第四有源区和所述第五有源区的交叠面积的2～4倍。
24.为实现上述目的及其他相关目的，本发明提供一种存储器件，所述存储器件至少包括：上述非易失存储结构。
25.可选地，所述存储器件为多次可编程存储器件或单次可编程存储器件。
26.如上所述，本发明的非易失存储结构及存储器件，具有以下有益效果：
27.1、本发明的非易失存储结构及存储器件采用水平设置的单层多晶硅结构，能兼容标准逻辑制程工艺，只需增加一层或者不增加额外光罩即可制备，制造成本低、结构简单。
28.2、本发明的非易失存储结构及存储器件将擦除和编程时的选择管分开设置，使得擦除和编程过程不互相干扰，提升存储单元的编程擦除效率。
附图说明
29.图1显示为堆叠栅结构的闪存示意图。
30.图2显示为本发明的非易失存储结构的版图示意图。
31.图3显示为本发明的选择管的结构示意图。
32.图4显示为本发明的非易失存储结构的等效电路示意图。
33.元件标号说明
34.11～15
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第一～第五有源区
[0035]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
浮栅结构
[0036]
31～36
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第一～第六金属线
具体实施方式
[0037]
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0038]
请参阅图1～图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0039]
如图2所示，本发明提供一种非易失存储结构，所述非易失存储结构包括：
[0040]
衬底，形成于所述衬底上的深n阱，形成于所述深n阱上的p阱，形成于所述p阱内的第一有源区11、第二有源区12、第三有源区13、第四有源区14、第五有源区15，形成于各有源区上的浮栅结构2，以及形成于所述浮栅结构2上的金属布线层。
[0041]
如图2所示，所述浮栅结构2与所述第一有源区11及所述第二有源区12相交构成擦除选择管ers，第一金属线31和第二金属线32从所述第一有源区11分别引出所述擦除选择管ers的漏极bl_e和源极sl，第三金属线33从所述第二有源区12引出所述擦除选择管ers的控制栅wl_e。
[0042]
具体地，所述第一有源区11及所述第二有源区12间隔排布，所述浮栅结构2与所述第一有源区11及所述第二有源区12均相交；在本实施例中，所述第一有源区11与所述第二有源区12平行设置，所述浮栅结构2与所述第一有源区11及所述第二有源区12在水平面内垂直设置。作为示例，所述浮栅结构2包括氧化层(包括但不限于氧化硅)及位于所述氧化层上的多晶硅层，其中，所述氧化层至少介于有源区和多晶硅层之间。
[0043]
具体地，所述浮栅结构2第一侧的第一有源区11形成所述擦除选择管ers的漏极，并通过所述第一金属线31引出；在本示例中，所述第一金属线31位于第二金属布线层，所述第一金属线31通过接触孔与所述第一有源区11电连接。所述浮栅结构2第二侧的第一有源区11形成所述擦除选择管ers的源极，并通过所述第二金属线32引出；在本示例中，所述第二金属线32位于所述第二金属布线层，所述第二金属线32通过接触孔与所述第一有源区11电连接。所述浮栅结构2下方的所述第二有源区12中形成所述擦除选择管ers的控制栅，并通过所述第三金属线33引出；在本示例中，所述第三金属线33位于第一金属布线层，所述第三金属线33通过接触孔与所述浮栅结构2第一侧的所述第二有源区12电连接。作为示例，所述第一金属线31及所述第二金属线32与所述浮栅结构2平行设置，所述第三金属线33与各有源区平行设置。本发明将控制栅嵌入到衬底中，如图3所示，只需一层多晶硅即可得到双栅(浮栅和控制栅)，兼容标准逻辑制程工艺，制作工艺简单，成本低。
[0044]
需要说明的是，各金属线可基于需要设置于各金属布线层，所述第一金属线31与所述第二金属线32的位置可互换，不以本实施例为限。作为本发明的另一种实现方式，所述浮栅结构2第二侧的所述第二有源区12还通过接触孔连接所述第二金属线32，以此减小接
触电阻；当所述第二有源区12不连接所述第二金属线32时，所述第三金属线33也可从所述浮栅结构2第二侧的所述第二有源区12引出。
[0045]
如图2所示，所述浮栅结构2与所述第三有源区13相交构成电容c。
[0046]
具体地，在本实施例中，所述浮栅结构2与所述第三有源区13垂直设置，所述浮栅结构2与所述第三有源区13的交叠区域形成电容，用于存储电荷；该电容的一个极板为所述浮栅结构2中的多晶硅层，另一极板为所述第三有源区13。作为示例，所述浮栅结构2第二侧的所述第三有源区13还与第二金属线32和/或第五金属线35通过接触孔电连接。
[0047]
如图2所示，所述浮栅结构2与所述第四有源区14及所述第五有源区15相交构成编程选择管pgm，第四金属线34和第五金属线35从所述第五有源区15分别引出所述编程选择管pgm的漏极和源极，第六金属线36从所述第四有源区14引出所述编程选择管pgm的控制栅wl_p；且，所述编程选择管pgm的漏极通过所述第四金属线34连接所述第三有源区13。
[0048]
具体地，所述第四有源区14及所述第五有源区15间隔排布，所述浮栅结构2与所述第四有源区14及所述第五有源区15均相交；在本实施例中，所述第四有源区14与所述第五有源区15平行设置，所述浮栅结构2与所述第四有源区14及所述第五有源区15在水平面内垂直设置。
[0049]
具体地，所述浮栅结构2第一侧的第五有源区15形成所述编程选择管pgm的漏极，并通过所述第四金属线34引出；在本示例中，所述第四金属线34位于第二金属布线层，所述第四金属线34通过接触孔与所述第五有源区15电连接。所述浮栅结构2第二侧的第五有源区15形成所述编程选择管pgm的源极，并通过所述第五金属线35引出；在本示例中，所述第五金属线35位于所述第二金属布线层，所述第五金属线35通过接触孔与所述第五有源区15电连接。所述浮栅结构2下方的所述第五有源区15中形成所述编程选择管pgm的控制栅，并通过所述第六金属线36引出；在本示例中，所述第六金属线36位于第一金属布线层，所述第六金属线36通过接触孔与所述浮栅结构2第一侧的所述第五有源区15电连接。作为示例，所述第四金属线34及所述第五金属线35与所述浮栅结构2平行设置，所述第六金属线36与各有源区平行设置。所述第四金属线34还通过接触孔与(所述浮栅结构2第一侧的)所述第三有源区13电连接，以在编程时增强耦合效果，避免所述编程选择管pgm被击穿。
[0050]
需要说明的是，各金属线可基于需要设置于各金属布线层，所述第四金属线34与所述第五金属线35的位置可互换，不以本实施例为限。作为本发明的另一种实现方式，所述浮栅结构2第二侧的所述第四有源区14还通过接触孔连接所述第五金属线35，以此减小接触电阻；当所述第四有源区14不连接所述第五金属线35时，所述第六金属线36也可从所述浮栅结构2第二侧的所述第四有源区14引出。
[0051]
具体地，在本示例中，所述第二金属线32与所述第五金属线35位于同一金属布线层，且均位于所述浮栅结构2的同一侧，因此，所述第二金属线32与所述第五金属线35可采用同一金属线实现，即共用源线。在实际使用中，所述擦除选择管ers的源线和所述编程选择管pgm的源线可设置在不同侧，此时，需要多根金属线实现源线的设置，布线方式略复杂，在此不一一赘述。
[0052]
具体地，在本实施例中，设置于所述第一有源区11和所述第二有源区12上的所述浮栅结构与设置于所述第四有源区14和所述第五有源区15上的所述浮栅结构交错分布，即两个部分的浮栅结构平行当不共线。作为示例，所述浮栅结构在所述第二有源区12和所述
第三有源区13之间弯折，以实现交错分布；在实际使用中，所述弯折部分也可设置于包括但不限于所述第三有源区13和所述第四有源区14之间，在此不一一赘述。
[0053]
具体地，在本实施例中，所述第四有源区14设置于一掺杂区内，以使得所述编程选择管pgm为耗尽型晶体管，掺杂类型可根据需要设置，能得到耗尽型的编程选择管即可。
[0054]
如图2所示，在本实施例中，所述第一有源区11、所述第二有源区12、所述第三有源区13、所述第四有源区14及所述第五有源区15依次间隔排布。进一步地，所述第一有源区11、所述第二有源区12、所述第三有源区13、所述第四有源区14及所述第五有源区15平行设置。这样排列的好处在于：第一，各有源区沿同一方向设置，与各有源区交叠的多晶硅层也沿着同一方向设置，在实际芯片制造中可避免由于负载效应(loading effect)带来的尺寸偏差而引起的器件性能改变。第二，所述擦除选择管ers及所述编程选择管pgm的控制栅更接近所述电容c，可进一步减小电流损耗；在实际使用中，源漏极与控制栅所在有源区的位置可互换(相应地，源漏极与控制栅的位置互换)，即所述第一有源区11与所述第二有源区12位置互换，所述第四有源区14与所述第五有源区15的位置互换；所述第三有源区13也可不设置在两个选择管中间；在此不一一赘述。第三，所述擦除选择管ers及所述编程选择管pgm的多晶硅(浮栅)设计时错行平行排列，不在同一列中，可分别通过所述擦除选择管ers及所述编程选择管pgm控制存储管，独立优化编程/擦除效率而互不干扰。
[0055]
需要说明的是，在本实施例中，所述非易失存储结构编程时采用热电子注入方式(channel hot electron，che)或二次电子倍增(chisel)方法，擦除时采用遂穿方式(fowler nordheim，fn)，为满足编程和擦除时施加电压的要求，所述浮栅结构2与所述第一有源区11和第二有源区12的交叠面积为所述浮栅结构2与所述第四有源区14和所述第五有源区15的交叠面积的2～4倍，作为示例，设置为2倍、2.5倍、3倍、3.5倍或4倍。
[0056]
如图2所示，在本实施例中，以源线为中轴，将上述非易失存储结构镜像，则相邻非易失存储结构两两构成一组，同一组的两个非易失存储结构对称设置，且各擦除选择管及编程选择管的源极共用同一金属线，进而节省面积。
[0057]
所述非易失存储结构的工作原理如下：
[0058]
如图4所示为本发明的非易失存储结构的等效电路图，其中，两个非易失存储结构对称分布，共用同一源线sl。以左侧非易失存储结构为例，所述擦除选择管ers的漏极连接第一位线bl_e，控制栅连接第一字线wl_e，源极连接源线sl；所述编程选择管pgm的漏极连接第二位线bl_p，控制栅连接第二字线wl_p，源极连接所述源线sl。各端电压如下表所示：
[0059] wl_ewl_pbl_ebl_pslpwdnwpsub擦除v1floatingfloatingfloatingv2v300编程floatingv4floatingv50v600
[0060]
擦除操作时，将所述第一位线bl_e、所述第二位线bl_p及所述第二字线wl_p浮空，于所述第一字线wl_e上施加第一电压v1，于所述源线sl上施加第二电压v2，对p阱pw施加第三电压v3，衬底psub和深n阱dnw接地。
[0061]
具体地，所述第一电压v1为正压，所述第二电压v2为负压，所述第三电压v3为负压；由此，可基于大电势差形成电子遂穿，将浮栅内的电子从控制栅处抽走，以实现存储单元的擦除。
[0062]
编程操作时，将所述第一位线bl_e及所述第一字线wl_e浮空，将所述源线sl接地，
于所述第二字线wl_p上施加第四电压v4，于所述第二位线bl_p上施加第五电压v5，对p阱pw施加第六电压v6，衬底psub和深n阱dnw接地。
[0063]
具体地，所述第四电压v4为正压，作为示例，设置为7～15v；所述第五电压v5为正压，且小于所述第四电压v4，作为示例，设置为1～5v；所述第六电压v6基于编程过程调整，在初始阶段，所述第六电压v6设置为0，此时，由于所述编程选择管pgm为耗尽管，处于常开状态，所述第二字线wl_p上的电压耦合到浮栅(多晶硅层)上，使得所述编程选择管pgm的氧化层下方的沟道反型，产生载流子，该载流子在横向电场作用下碰撞产生二次电子，二次电子克服氧化层势垒注入浮栅中；进一步，在横向电场产生后，将所述第六电压v6设置为负压，此时，衬底偏压形成纵向增强电场，二次电子在增强电场内获得更大的动能，进而提高注入效率，完成编程操作。
[0064]
本发明还提供一种存储器件，所述存储器件包括上述非易失存储结构。具体地，所述存储器件为多次可编程存储器件(multiple time programmable，mtp)或单次可编程存储器件(one time programmable，otp)，任意适于本发明的存储器件类型均适用，在此不一一赘述。
[0065]
对比例：存储器中采用同一选择管控制存储器的编程和擦除，当在编程操作时，需要控制栅耦合效率高，电压耦合到浮栅上尽可能多，提升编程效率；在擦除时，要求浮栅上分到的电压多，能使电子高效擦除；因而控制栅和浮栅在电压耦合效率上是竞争关系，需要取得平衡，很难同时做到高效的编程、擦除。
[0066]
相较于采用同一选择管控制编程和擦除的方案，本发明分别通过擦除选择管和编程选择管控制存储单元的编程和擦除，擦除和编程过程不互相干扰，大大提升存储单元的效率，能同时实现高效的编程和擦除。且本发明的非易失存储结构采用水平设置的单层多晶硅结构，能兼容标准逻辑制程工艺，只需增加一层或者不增加额外光罩即可制备，制造成本低、结构简单。
[0067]
综上所述，本发明提供一种非易失存储结构及存储器件，包括：衬底，形成于所述衬底上的深n阱，形成于所述深n阱上的p阱，形成于所述p阱内的第一有源区、第二有源区、第三有源区、第四有源区、第五有源区，形成于各有源区上的浮栅结构，以及形成于所述浮栅结构上的金属布线层；所述浮栅结构与所述第一有源区及所述第二有源区相交构成擦除选择管，第一金属线和第二金属线从所述第一有源区分别引出所述擦除选择管的漏极和源极，第三金属线从所述第二有源区引出所述擦除选择管的控制栅；所述浮栅结构与所述第三有源区相交构成电容；所述浮栅结构与所述第四有源区及所述第五有源区相交构成编程选择管，第四金属线和第五金属线从所述第五有源区分别引出所述编程选择管的漏极和源极，第六金属线从所述第四有源区引出所述编程选择管的控制栅；且，所述编程选择管的漏极通过所述第四金属线连接所述第三有源区。本发明的非易失存储结构及存储器件采用水平设置的单层多晶硅结构，能兼容标准逻辑制程工艺，只需增加一层或者不增加额外光罩即可制备，制造成本低、结构简单。本发明的非易失存储结构及存储器件将擦除和编程时的选择管分开设置，使得擦除和编程过程不互相干扰，提升存储单元的编程擦除效率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0068]
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因
此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。