MV器件及其制造方法与流程

本发明涉及半导体集成电路制造领域，特别是涉及一种中压(mv)器件；本发明还涉及一种mv器件的制造方法。

背景技术：

1、28nm高压(hv)工艺是在28hk平台上插入中高压器件即中压器件和高压器件，插入中高压器件后，在同一半导体衬底上会同时集成低压(lv)器件、中压器件和高压器件，例如核心(core)器件或sram器件会采用lv器件，输入输出(io)器件会采用中压器件；lv器件的工作电压达到零点几伏或一点几伏，中压器件的工作电压则达到数伏如8v；高压器件的工作电压则更高，高压器件的漂移区中通常还需要设置场氧。在集成工艺中，中压器件和core/sram器件共用相同的侧墙(spacer)，如8v的mv和0.9v的core/sram会共用相同的侧墙。因为sram的步进(pitch)的硬性限制，导致spacer不能作厚，本技术中侧墙厚度是指侧墙的横向宽度。进而导致mv器件的栅诱导漏极泄漏电流(gate induced drain leakage,gidl)漏电较为严重。

2、目前业界主要通过mv器件的轻掺杂漏区(ldd)调整来改善gidl，但是改善有限，窗口很小。

3、如图1a至图1d所示，是现有mv器件的制造方法的各步骤中的剖面结构示意图；现有mv器件的制造方法包括如下步骤：

4、步骤一、如图1a所示，提供半导体衬底101，在所述半导体衬底101的选定区域中形成2个轻掺杂漏区102。

5、沟道区103位于2个所述轻掺杂漏区102之间所述半导体衬底101的表面区域中。

6、通常，在所述半导体衬底101上还形成有场氧化层如浅沟槽隔离(sti)，所述场氧化层隔离出有源区，即被所述场氧化层环绕区域的所述半导体衬底101形成有源区。mv器件的形成区域位于第一有源区101a中，所述第一有源区101a由场氧化层环绕区域的半导体衬底101组成。通常，在所述半导体衬底101上会同时集成hv器件和lv器件，hv器件和lv器件的形成区域分别位于各自的有源区中。

7、步骤二、如图1a所示，在半导体衬底101表面形成栅介质层104。

8、所述栅介质层104生长完成后会覆盖整个所述半导体衬底101的表面。通常，在所述栅介质层104生长完成后，需要进行图形化刻蚀工艺，以将所述栅介质层104仅保留在所述第一有源区101a中。hv器件和lv器件的形成区域中的所述栅介质层104需要被去除。对于所述hv器件和lv器件的形成工艺，本技术说明书中不做详细说明。

9、步骤三、如图1a所示，进行栅极导电材料层105的生长。

10、对所述栅极导电材料层105进行第一次图形化刻蚀，所述第一次图形化刻蚀形成所述栅极导电材料层105的各侧面。所述第一次图形化刻蚀后的所述栅极导电材料层105仅位于栅极结构的形成区域中。

11、所述栅极导电材料层105的第一侧面和第二侧面为位于沟道长度方向上的两个侧面。

12、所述栅极导电材料层105的第三侧面和第四侧面为位于沟道宽度方向上的两个侧面。

13、图2中，沟道长度方向对应于图2中所显示的平面内的左右方向，沟道宽度方向对应于图2中所显示的平面内的上下方向。

14、步骤四、如图1b所示，进行侧墙工艺在所述栅极导电材料层105的各侧面形成侧墙106。

15、所述侧墙工艺包括侧墙介质层的沉积加全面刻蚀工艺。

16、步骤五、如图1c所示，以所述侧墙106为自对准条件对所述栅介质层104进行刻蚀，这样，所述栅介质层104的侧面和所述侧墙106的侧面对齐。

17、步骤六、如图1d所示，进行自对准的源漏注入在所述栅极结构第一侧面和第二侧面处的所述侧墙106外的所述轻掺杂漏区102的表面形成源漏注入区107。

18、图2则是图1d所示的mv器件的俯视面结构示意图，也即图2则是现有mv器件的布局图(layout)。所述侧墙106通常会和lv器件的侧墙一起形成，lv器件的步进通常减小，使得所述侧墙106的厚度较薄，这样就会使得mv器件的gidl漏电性能不佳。

技术实现思路

1、本发明所要解决的技术问题是提供一种mv器件，能减少mv器件漏电流同时能使mv器件的速度得到保持。为此，本发明还提供一种mv器件的制造方法。

2、为解决上述技术问题，本发明提供的mv器件包括：

3、栅极结构，所述栅极结构由形成于半导体衬底表面的栅介质层和栅极导电材料层叠加而成。

4、侧墙，自对准在所述栅极导电材料层的各侧面；所述栅极导电材料层的第一侧面和第二侧面为位于沟道长度方向上的两个侧面。

5、轻掺杂漏区，形成在所述栅极导电材料层的第一侧面和第二侧面外的所述半导体衬底中。

6、源漏注入区，自对准形成在所述栅极导电材料层的第一侧面和第二侧面处的所述侧墙外的所述轻掺杂漏区的表面。

7、在沿所述沟道长度的方向上，所述栅极导电材料层分成主体栅极导电材料层和边缘栅极导电材料层；所述主体栅极导电材料层位于中间区域，所述边缘栅极导电材料层位于所述主体栅极导电材料层的两侧且所述边缘栅极导电材料层和所述主体栅极导电材料层之间间隔有介质分割结构。

8、所述栅极导电材料层的第一侧面和第二侧面由所述主体栅极导电材料层的两侧的所述边缘栅极导电材料层的外侧面组成。

9、沟道区位于所述栅极结构两侧的所述轻掺杂漏区之间所述半导体衬底的表面区域中。

10、在所述栅极导电材料层的第一侧面和第二侧面处，所述轻掺杂漏区还延伸到所述主体栅极导电材料层的底部，所述沟道区的全部区域都被所述主体栅极导电材料层覆盖，所述边缘栅极导电材料层和所述介质分割结构都位于所述轻掺杂漏区的顶部。

11、进一步的改进是，所述介质分割结构由填充于分割沟槽中的介质层组成。

12、所述分割沟槽采用所述栅极结构的各侧面的图形化刻蚀工艺对所述栅极导电材料层进行刻蚀形成。

13、进一步的改进是，所述介质分割结构的介质层包括第一介质层，所述第一介质层和所述侧墙的介质层的工艺结构相同且同时形成。

14、进一步的改进是，所述分割沟槽的宽度小于等于所述侧墙的介质层的厚度的两倍，所述第一介质层将所述分割沟槽完全填充，所述介质分割结构的介质层由所述第一介质层组成。

15、或者，所述分割沟槽的宽度大于所述侧墙的介质层的厚度的两倍，所述第一介质层未将所述分割沟槽完全填充，所述介质分割结构的介质层还包括第二介质层，所述第二介质层和所述第一介质层一起将所述分割沟槽完全填充。

16、进一步的改进是，所述第一介质层为氧化层或者为氮化层或者为氧化层和氮化层的叠加层。

17、所述第二介质层为氧化层或者为氮化层或者为氧化层和氮化层的叠加层。

18、所述第一介质层和所述第二介质层的材料相同或者不相同。

19、进一步的改进是，mv器件的形成区域位于第一有源区中，所述第一有源区由场氧化层环绕区域的半导体衬底组成。

20、所述栅极导电材料层的第三侧面和第四侧面为位于沟道宽度方向上的两个侧面，在沿所述沟道宽度方向上，所述栅极导电材料层的第三侧面和第四侧面还分别延伸到所述第一有源区外侧的所述场氧化层的顶部。

21、进一步的改进是，所述栅介质层的材料包括氧化层。

22、进一步的改进是，所述栅极导电材料层的材料包括多晶硅。

23、为解决上述技术问题，本发明提供的mv器件的制造方法包括如下步骤：

24、步骤一、提供半导体衬底，在所述半导体衬底的选定区域中形成2个轻掺杂漏区。

25、沟道区位于2个所述轻掺杂漏区之间所述半导体衬底的表面区域中。

26、步骤二、在半导体衬底表面形成栅介质层。

27、步骤三、进行栅极导电材料层的生长。

28、对所述栅极导电材料层进行第一次图形化刻蚀，所述第一次图形化刻蚀同时形成所述栅极导电材料层的各侧面和分割沟槽。

29、在沿沟道长度的方向上，所述栅极导电材料层分成主体栅极导电材料层和边缘栅极导电材料层；所述主体栅极导电材料层位于中间区域，所述边缘栅极导电材料层位于所述主体栅极导电材料层的两侧且所述边缘栅极导电材料层和所述主体栅极导电材料层之间间隔有所述分割沟槽。

30、所述栅极导电材料层的第一侧面和第二侧面为位于沟道长度方向上的两个侧面且由所述主体栅极导电材料层的两侧的所述边缘栅极导电材料层的外侧面组成。

31、在所述栅极导电材料层的第一侧面和第二侧面处，所述轻掺杂漏区还延伸到所述主体栅极导电材料层的底部，所述沟道区的全部区域都被所述主体栅极导电材料层覆盖，所述边缘栅极导电材料层和所述分割沟槽都位于所述轻掺杂漏区的顶部。

32、步骤四、进行侧墙工艺在所述栅极导电材料层的各侧面形成侧墙。

33、步骤五、在所述分割沟槽中填充介质层形成介质分割结构。

34、步骤六、进行自对准的源漏注入在所述栅极结构第一侧面和第二侧面处的所述侧墙外的所述轻掺杂漏区的表面形成源漏注入区。

35、进一步的改进是，步骤五中，所述介质分割结构的介质层包括第一介质层，所述第一介质层为所述侧墙的介质层；所述第一介质层的形成工艺合并到步骤四中并采用步骤四中的所述侧墙工艺形成。

36、进一步的改进是，所述分割沟槽的宽度小于等于所述侧墙的介质层的厚度的两倍，所述第一介质层将所述分割沟槽完全填充并组成介质分割结构，步骤四和步骤五合并在一起实现。

37、进一步的改进是，所述分割沟槽的宽度大于所述侧墙的介质层的厚度的两倍，所述第一介质层未将所述分割沟槽完全填充且在所述分割沟槽中形成有间隙，步骤五中还包括：

38、形成第二介质层将所述分割沟槽的间隙完全填充，由填充于所述分割沟槽中的所述第一介质层和所述第二介质层叠加形成所述介质分割结构；

39、进一步的改进是，步骤五中的所述第二介质层的形成工艺放置在步骤六之后；在进行步骤六之前，还包括采用光刻胶将所述分割沟槽的间隙完全填充，之后再进行步骤六，之后再去除所述分割沟槽中的光刻胶。

40、进一步的改进是，所述第一介质层为氧化层或者为氮化层或者为氧化层和氮化层的叠加层；

41、所述第二介质层为氧化层或者为氮化层或者为氧化层和氮化层的叠加层；

42、所述第一介质层和所述第二介质层的材料相同或者不相同。

43、进一步的改进是，所述栅介质层的材料包括氧化层。

44、进一步的改进是，所述栅极导电材料层的材料包括多晶硅。

45、针对mv器件中侧墙的厚度受限，从而容易产生漏电如gidl漏电的技术问题，本发明对mv器件的栅极结构的栅极导电材料层的工艺结构进行了改进，在沿沟道长度方向上通过介质分割结构将栅极导电材料层分割位于中间区域的主体栅极导电材料层和位于主体栅极导电材料层的两侧且边缘栅极导电材料层，轻掺杂漏区会横向延伸到主体导电材料层的底部区域，也即轻掺杂漏区会和主体导电材料层相交叠，这样，轻掺杂漏区之间的沟道区的整个区域则都会被主体导电材料层覆盖，这样，介质分割结构的引入并不会影响器件的沟道区的导电性能，使得mv器件的速度得到保持。

46、边缘栅极导电材料层和介质分割结构会完全位于轻掺杂漏区的顶部区域，即位于轻掺杂漏区和整个栅极导电材料层的交叠区域内，这增加了主体栅极导电材料层和源漏注入区之间的隔离层的厚度，也即相当于增加侧墙的厚度，从而能使源漏注入区附近的电场平缓，能减少mv器件漏电流如减少gidl漏电流。

47、本发明的介质分割结构能通过填充于分割沟槽中的介质层实现，分割沟槽能在栅极导电材料层的第一次图形化刻蚀工艺中和栅极导电材料层的各侧面一起形成，故不需要增加额外的光刻工艺进行定义；另外，分割沟槽中填充的介质层也能采用侧墙工艺的介质层实现或者在侧墙工艺的介质层的基础上再叠加一层第二介质层实现，而第二介质层也能方便的整合到源漏注入完成后的介质层的形成工艺中，故本发明的介质分割结构并不需要增加额外的工艺成本，故本发明还具有集成工艺简单，工艺成本低的优点。

48、另外，本发明还能降低栅源电容和栅漏电容。