一种半导体器件及其制造方法和电子装置的制造方法
【技术领域】
[0001] 本发明涉及半导体存储技术领域，具体而言涉及一种半导体器件及其制造方法和 电子装置。
【背景技术】
[0002] 相变存储器（phasechangerandomaccessmemory，PCRAM)作为一种非易失存储 器，由于其在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面的优势， 在半导体存储技术领域中得到了广泛的应用。
[0003] 通常地，相变存储器包括电阻单元（Resistanceunit)和选通管（Selector)。其 中，选通管用于控制对相变存储器的访问。选通管一般为互补型金属氧化物半导体（CMOS) 场效应晶体管、双极型晶体管（BJT)或PN结二极管三者中的一种。由于PN结二极管一般仅 需占用更小的单元尺寸并可以提供更高的编程电压，因此以二极管作为选通管的PCRAM往 往具有更好的性能。
[0004] 随着半导体器件制造技术的不断发展，相变存储器的集成度越来越高，而当半导 体技术进入40nm及以下工艺节点，选通管将成为制造高集成度相变存储器的瓶颈之一。由 于随着器件尺寸的减小，PN结二极管本身的开启电压（turnonvoltage)较高、串扰电流 (sneakcurrent)较大等问题会凸显出来，因此，即使以PN结二极管作为相变存储器的选通 管，也将难以满足相变存储器对开启电压（turnonvoltage)、串扰电流（sneakcurrent) 等方面的实际需要。
[0005] 因此，为解决上述问题，本发明提出一种新的相变存储器及其制造方法。
【发明内容】
[0006] 针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置。
[0007] 本发明实施例一提供一种半导体器件的制造方法，所述方法包括：
[0008] 步骤S101 :提供P型半导体衬底，在所述半导体衬底上定义二极管阵列区和周边 器件区，在所述半导体衬底位于所述二极管阵列区的部分的上部形成埋入式N+离子层；
[0009] 步骤S102 :在所述半导体衬底位于所述周边器件区的部分和所述埋入式N+离子 层上形成外延半导体层；
[0010] 步骤S103 :在所述二极管阵列区形成沿行方向延伸的至少贯穿所述外延半导体 层和所述埋入式N+离子层的深沟槽隔离；
[0011] 步骤S104:在所述二极管阵列区和所述周边器件区形成沿列方向延伸的至少贯 穿所述外延半导体层的浅沟槽隔离；
[0012] 步骤S105 :在位于所述二极管阵列区内的所述深沟槽隔离与所述浅沟槽隔离之 间的所述外延半导体层之中形成N-离子区；
[0013] 步骤S106 :在所述外延半导体层形成有所述N-离子区的部分之上形成金属硅化 物。
[0014] 其中，在该半导体器件的制造方法中，所述金属硅化物、所述外延半导体层形成 有所述N-离子区的部分以及所述埋入式N+离子层等共同构成肖特基二极管（Schottky BarrierDiode，SBD)，该肖特基二极管作为相变存储器的选通管，所述半导体器件可以为 相变存储器或包括相变存储器的半导体器件。显然，每个肖特基二极管周围均被深沟槽隔 离和浅沟槽隔离所共同隔离。
[0015] 可选地，在所述步骤S101中，形成所述埋入式N+离子层的方法包括：
[0016] 进行离子注入以在所述半导体衬底位于所述二极管阵列区的部分的上部形成埋 入式N+离子层；
[0017] 激活所述埋入式N+离子层。
[0018] 进一步可选地，在所述步骤S101中，所述离子注入的剂量大于1.OX1014/cm2。
[0019] 可选地，在所述步骤S102中，形成所述外延半导体层的方法为外延沉积，并且，所 述外延半导体层的厚度为丨U00-6000八。
[0020] 可选地，所述步骤S104包括：
[0021] 步骤S1041 :在所述外延半导体层位于所述二极管阵列区和所述周边器件区的部 分形成浅沟槽；
[0022] 步骤S1042 :在所述浅沟槽中形成浅沟槽隔离衬垫层；
[0023] 步骤S1043 :进行离子注入以在所述浅沟槽隔离衬垫层的外侧形成P+离子保护 层；
[0024] 步骤S1044 :对所述P+离子保护层进行退火处理；
[0025] 步骤S1045:在所述浅沟槽中填充隔离材料并进行化学机械抛光以形成浅沟槽隔 离。
[0026] 可选地，在所述步骤S1043中，所注入的离子为B，离子注入能量为5_20KeV，剂量 为1. 0el2-4el5,离子注入的倾角为45-70度；
[0027] 或者，所注入的离子为BF2，离子注入能量为5_40KeV，剂量为1. 0el2-4el5,离子注 入的倾角为45-70度；
[0028] 或者，所注入的离子为In，离子注入能量为5_20KeV，剂量为1. 0el2_4el5,离子注 入的倾角为45-70度。
[0029] 可选地，在所述步骤S1044中，所述退火处理的退火温度为950-1100°C，退火时间 为 10-3600 秒。
[0030] 可选地，所述步骤S105包括：
[0031] 步骤S1051 :沿着垂直于所述深沟槽隔离的方向刻蚀所述外延半导体层位于所述 二极管阵列区且位于所述深沟槽隔离与所述浅沟槽隔离之间的部分以形成柱形外延半导 体层；
[0032] 步骤S1052 :对所述柱形外延半导体层进行N-离子注入。
[0033] 可选地，在所述步骤S106中，所述金属硅化物为NiSix、CoSix、PtSix*TiSix。
[0034] 可选地，在所述步骤S105与所述步骤S106之间还包括步骤S1056 :
[0035] 对所述外延半导体层位于所述二极管阵列区的部分的表面进行离子注入以调节 形成的肖特基二极管的势垒高度。
[0036] 其中，在所述步骤S1056中，所注入的离子为B、BF2、As或Sb，所注入的离子剂量 为 1.0el2-4el4。
[0037] 可选地，在所述步骤S106之后还包括如下步骤：
[0038] 形成所述半导体器件的位线和字线，其中，所述位线通过接触孔与所述金属硅化 物电连接，所述字线通过接触孔与所述埋入式N+离子层电连接。
[0039] 本发明实施例二提供一种半导体器件，所述半导体器件包括P型半导体衬底以及 位于所述P型半导体衬底上的二极管阵列区和周边器件区，，所述二极管阵列区包括多个 作为相变存储器的选通管的肖特基二极管以及设置于所述肖特基二极管的侧面四周的深 沟槽隔离和浅沟槽隔离，其中，每个所述肖特基二极管均被所述深沟槽隔离和所述浅沟槽 隔离所组成的双沟槽隔离结构所隔离。
[0040] 可选地，在所述浅沟槽隔离的底部和侧面形成有P+离子保护层，其中，所述P+离 子保护层包括B、BF2*In。
[0041] 本发明实施例三提供一种电子装置，其包括如上所述的半导体器件。
[0042] 本发明的半导体器件的制造方法，通过将被双沟槽隔离结构所隔离的肖特基二极 管作为相变存储器的选通管制造在半导体器件之中，使得所制造的半导体器件具有更低的 开启电压、更低的串扰电流（sneakcurrent)和更高的开关速度。并且，由于将肖特基二极 管的制造集成到CMOS标准工艺之中，可以降低生产成本。本发明的半导体器件，由于采用 被双沟槽隔离结构所隔离的肖特基二极管作为相变存储器的选通管，因而同样具有低的开 启电压、低的串扰电流和高的开关速度。本发明的电子装置，由于使用了上述半导体器件， 同样具有上述优点。
【附图说明】
[0043] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0044] 附图中：
[0045] 图1A-1G为本发明实施例一的半导体器件的制造方法的各步骤形成的图形的示 意性剖视图；
[0046] 图2A-2D为本发明实施例一的半导体器件的制造方法中形成浅沟槽隔离的步骤 的一种具体实现方法的各个子步骤形成的图形的示意性剖视图；
[0047] 图3为本发明实施例一的半导体器件的制造方法的一种示意性流程图；
[0048]