[0082] 步骤A5 :在外延半导体层102位于二极管阵列区且位于深沟槽隔离103与浅沟槽 隔离104之间的部分之中形成N-离子区105,如图1E所示。
[0083] 示例性地，步骤A5可以包括如下步骤：
[0084] 步骤A51 :沿着垂直于深沟槽隔离103的方向刻蚀外延半导体层102位于二极管 阵列区且位于深沟槽隔离103与浅沟槽隔离104之间的部分以形成柱形外延半导体层；
[0085] 步骤A52 :对所述柱形外延半导体层进行N-离子注入。
[0086] 在本步骤中，还可以包括在周边器件区形成阱区（P阱、N阱)、M0S器件的栅极、栅 极侧壁、LDD、以及源极和漏极等组件的步骤，以及在二极管阵列区和周边器件区形成N+离 子层等的步骤，相关工艺步骤与现有技术中的CMOS标准工艺相同，此处步骤赘述。
[0087] 在本实施例中，外延半导体层102位于深沟槽隔离103与浅沟槽隔离104之间的 部分均被进行N-离子注入以形成N-离子区105,为了表示简要，图中并未完全示出各个区 域的N-离子区105。
[0088] 步骤A6 :在外延半导体层102形成有N-离子区105的部分之上形成金属硅化物 106,如图1F所示。
[0089] 其中，金属硅化物106的材料可以为NiSix、CoSix、PtSix *TiSix以及其他合适的 材料。
[0090] 示例性地，在形成金属硅化物106的过程中，包括两次快速热退火（RTA)的步骤， 第一次快速热退火的温度一般控制在200-450°C，时间控制在10s至60s;第二次快速热退 火为峰值退火（spikeanneal),其退火温度通常控制在大约500°C。
[0091] 步骤A7 :形成半导体器件的位线108和字线110,其中，位线108与金属硅化物106 电连接，字线110与所述埋入式N+离子层102电连接。如图1G所示。
[0092] 示例性地，位线108通过接触孔107与金属硅化物106电连接，字线110通过接触 孔109、与位线108同层的金属层、嵌入到外延半导体层102中的N+离子层等与埋入式N+ 离子层102电连接。
[0093] 在本发明实施例中，在步骤A5与步骤A6之间还可以包括步骤A56 :对外延半导体 层102位于二极管阵列区的部分的表面进行离子注入，以调节拟形成的肖特基二极管的势 垒高度。
[0094] 其中，所注入的离子可以为B、BF2、As或Sb等。所注入的离子剂量可以为 1. 0el2-4. 0el4〇
[0095] 在本实施例中，金属硅化物107、外延半导体层102形成有所述N-离子区105的部 分以及埋入式N+离子层101等共同构成肖特基二极管。每个肖特基二极管的侧面四周均 被包括深沟槽隔离和浅沟槽隔离的双沟槽隔离结构所隔离；具体而言，是指双沟槽结构使 得每个肖特基二极管在其侧面与相邻的其他肖特基二极管或其他器件所隔离。
[0096] 本发明实施例的半导体器件的制造方法，由于将肖特基二极管的制造集成到CMOS 标准工艺之中，因此可以降低生产成本。本发明的方法制造的半导体器件，由于采用被包括 深沟槽隔离和浅沟槽隔离的双沟槽隔离结构所隔离的肖特基二极管作为相变存储器的选 通管，因此相对于采用结型二极管作为选通管的半导体器件，具有更低的开启电压、更低的 串扰电流和更高的开关速度。并且，由于开启电压更低，该半导体器件一般具有更低的功 耗。
[0097] 为达到更好的技术效果，减小肖特基二极管的反向漏电流，下面参照图2A-2D介 绍形成浅沟槽隔离的步骤（即步骤A4)的一种具体实现方法。图2A-2D为本实施例的半导 体器件的制造方法中形成浅沟槽隔离的步骤的一种具体实现方法的各个子步骤形成的图 形的示意性剖视图。其中，图2A-2D示出的均为二极管阵列区沿字线方向的剖视图。
[0098] 示例性地，该具体实现方法包括如下子步骤：
[0099] 步骤B41 :在外延半导体层102位于所述二极管阵列区和所述周边器件区的部分 形成浅沟槽1040,在浅沟槽1040中形成浅沟槽隔离（STI)衬垫（liner)层1041，如图2A所 /_J、i〇
[0100] 其中，形成浅沟槽1040的方法一般为刻蚀。形成浅沟槽隔离衬垫层1041的方法 一般为氧化法，即，浅沟槽隔离衬垫层1041的材料一般为氧化物。
[0101] 步骤M2 :对浅沟槽隔离衬垫层1041进行离子注入以形成P+离子保护层1042,如 图2B和2C所示。
[0102] 其中，P+离子保护层1042 -般形成于浅沟槽隔离衬垫层1041的外侧，如图2B和 2C所示。也就是说，P+离子保护层1042位于最终形成的浅沟槽隔离的底部和侧面。
[0103] 在本步骤中，在进行离子注入时，一般使得离子注入的方向与半导体衬底100具 有一定的倾角(在此定义该倾角为离子注入的倾角)，以保证更好的离子注入效果。并且，为 保证获得良好的离子注入效果，可以从相对的两个方向先后分别进行离子注入，如图2B和 2C所示。
[0104] 在本步骤中，所注入的离子可以为硼（B)、氟化硼（BF2)或铟（In)。
[0105] 可选地，所注入的尚子为B，尚子注入能量为5_20KeV，剂量为1. 0el2_4el5,尚子 注入的倾角为45-70度；
[0106] 或者，所注入的离子为BF2，离子注入能量为5_40KeV，剂量为1. 0el2_4el5,离子注 入的倾角为45-70度；
[0107] 或者，所注入的离子为In，离子注入能量为5_20KeV，剂量为1. 0el2_4el5,离子注 入的倾角为45-70度。
[0108] 步骤M3 :对P+离子保护层1042进行退火处理（图中未示出）。
[0109] 可选地，所述退火处理的退火温度为950-1KKTC，退火时间为10-3600秒。
[0110] 步骤B44 :在所述浅沟槽1040中填充隔离材料并进行化学机械抛光（CMP)处理，以 形成浅沟槽隔离104。形成的图形，如图2D所示。
[0111] 该形成浅沟槽隔离的具体方法，由于在形成的浅沟槽隔离的底部和侧面形成了P+ 离子保护层1042,保证了在后续步骤中形成的N-离子区105的周边具有P+离子保护层 1042,因此可以在一定程度上减小肖特基二极管的反向漏电流，进而进一步提高半导体器 件的性能。
[0112] 本发明实施例的半导体器件的制造方法，通过将被双沟槽隔离结构(深沟槽隔离 和浅沟槽隔离）所隔离的肖特基二极管作为相变存储器的选通管制造在半导体器件之中， 使得制得的半导体器件具有更低的开启电压、更低的串扰电流和更高的开关速度。此外，通 过在浅沟槽隔离的底部和侧面形成P+离子保护层，在一定程度上减小了肖特基二极管的 反向漏电流，从而进一步提高了半导体器件的性能。
[0113] 图3示出了本发明实施例提出的一种半导体器件的制造方法的一种典型流程图， 用于简要示出该制造方法的典型流程。具体包括：
[0114] 步骤S101 :提供P型半导体衬底，在所述半导体衬底上定义二极管阵列区和周边 器件区，在所述半导体衬底位于所述二极管阵列区的部分的上部形成埋入式N+离子层；
[0115] 步骤S102 :在所述半导体衬底位于所述周边器件区的部分和所述埋入式N+离子 层上形成外延半导体层；
[0116] 步骤S103 :在所述二极管阵列区形成沿行方向延伸的至少贯穿所述外延半导体 层和所述埋入式N+离子层的深沟槽隔离；
[0117] 步骤S104:在所述二极管阵列区和所述周边器件区形成沿列方向延伸的至少贯 穿所述外延半导体层的浅沟槽隔离；
[0118] 步骤S105 :在位于所述二极管阵列区内的所述深沟槽隔离与所述浅沟槽隔离之 间的所述外延半导体层之中形成N-离子区；
[0119] 步骤S106 :在所述外延半导体层形成有所述N-离子区的部分之上形成金属硅化 物。
[0120] 实施例二
[0121] 本发明实施例二提供一种半导体器件，该半导体器件可以采用上述实施例一中的 半导体器件的制造方法制得。
[0122] 下面，参照图4来描述本发明实施例的半导体器件的结构。图4为本发明实施例 的一种半导体器件的示意性剖视图；其中，图4-1和图4-2用于示意该半导体器件的二极管 阵列区，分