一种鳍式场效应晶体管及其制备方法
【技术领域】
[0001]本发明属于半导体器件技术领域，涉及一种半导体结构及其制备方法，特别涉及一种鳍式场效应晶体管及其制备方法。
【背景技术】
[0002]在摩尔定律和等比例缩小的原则下，当今集成电路器件尺寸越来越小，集成电路工艺不断进化，场效应晶体管(Field Effect Transistor,FET)的沟道长度不断减小。沟道长度不断减小，可以实现器件面积不断减小，这样相同面积的晶圆上可以生产出更多晶片，从而可以降低晶片成本。不断地提高集成电路的性能和集成密度，同时尽可能的减小集成电路的功耗。因此，制备高性能、低功耗的超短沟道器件将成为未来半导体制造业的焦点。
[0003]英特尔宣布下一代22nm将采用三栅(TR1-GATE)结构，TR1-GATE晶体管其实质就是鳍式场效应晶体管(Fin-Field-effect-transistor, FinFET),是一种新的互补式金氧半导体(CMOS)晶体管。
[0004]在平面晶体管结构中，控制电流通过的栅极，只能在栅极的一侧控制电路的接通与断开，属于平面的架构，即平面晶体管结构中只存在与一个栅极对应的单沟道；与以往的平面晶体管不同，FinFET是3D晶体管，相当于平面晶体管形成的沟道反型层立起来，在FinFET的架构中，栅极成类似鱼鳍(Fin)的叉状3D架构，存在分别与三个栅极对应的三个沟道反型层，从而还可同时位于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制并减少漏电流(leakage)，从而降低了晶体管的功耗，也可以大幅缩短晶体管的栅极长度。
[0005]图7显示为传统FinFET的结构示意图，图7中沟道区2’周围存在位于其顶部的第一栅极11’以及分别位于沟道区2’两侧的第二栅极12’和第三栅极13’，连接于沟道区2’两端的为源区31’和漏区32’。沟道区2’分别被第一栅极11’、第二栅极12’和第三栅极13’此三栅控制，三个沟道反型层分别形成于与各该栅极接触的沟道区顶面及两侧面。
[0006]不过，由于传统的FinFET为3D架构，在制备过程中，则需要先将衬底刻蚀并去除大面积的衬底，只保留一条条的凸起结构作为沟道区，而后再进行栅极区域的沉积及刻蚀等步骤。由于沟道区为凸起的3D结构，为非平面的结构，从而，这种传统FinFET的制备工艺与传统的平面Si工艺并不兼容。利用现有平面工艺制备该3D架构的FinFET时，由于为非平面的结构，因此工艺难度很大，3D条状凸起结构的沟道区容易出现刻蚀后保留结构不完整或条状结构倒塌等变形情况发生，同时被刻蚀的部分容易深浅不一，造成Fin沟道区的高度不同，导致工艺制备不易控制，引发器件平整度很难保证且器件均匀性不好等问题，最终影响后续步骤中侧墙结构制备和栅极区域制备，造成工艺失效，降低器件的匹配性及成品率。
[0007]同时，如图7所示，传统的FinFET由于存在位于沟道区顶部的第一栅极11’，使其可靠性反而降低。在图7中，第一栅极11’与第二栅极12’和第三栅极13’的连接处111’容易产生相当于尖端放电的漏电流，原因在于:所述连接处111’位于沟道区2’顶面的两顶角，由于制备工艺局限使该两顶角容易不对称，很难做成对称的圆弧状，从而一般情况将沟道区2’简化为长方体，则沟道区2’顶面为矩形，因此形成在沟道区2’顶面的第一栅极11’与沟道区2’的矩形顶面四个边相接触的地方，例如连接处111’，很容易产生漏电流，增大了器件的漏电流，反而使传统的FinFET的可靠性降低很多。
[0008]进一步，现有技术中存在改进的FinFET结构(未图示)，具体为仅去除图7中传统的FinFET中位于沟道区2’顶部的第一栅极11’，其余保持与图7相同。虽然这种改进的FinFET结构中，去除第一栅极11’以避免上述漏电流的发生，但是，其只保留位于沟道区2’两侧的第二栅极12’和第三栅极13’，同时又由于源区31’和漏区32’均形成在沟道区2’的两端，而未与第二栅极12’和第三栅极13’相接触，因此这种改进的FinFET结构中，不仅损失了一个栅极，而且损失了由该栅极控制的沟道反型层，从而改进的FinFET结构相较于传统FinFET而言反而降低了工作电流。
【发明内容】
[0009]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种鳍式场效应晶体管及其制备方法，为一种新型的鳍式场效应晶体管结构及其相应的制备方法，一方面用于解决传统FinFET的制备工艺与平面传统的Si工艺不兼容，引发工艺难度、大平整度很难保证且器件均匀性不好等问题，从而造成工艺失效、降低器件的匹配性及成品率等问题；同时还用于解决传统的FinFET由于存在位于沟道区顶部的第一栅极，使器件漏电流增大，降低传统的FinFET的可靠性的问题。
[0010]为实现上述目的及其他相关目的，本发明提供一种鳍式场效应晶体管的制备方法，所述制备方法至少包括以下步骤:
[0011]I)提供依次形成有第一栅介质层、多晶硅栅层及阻挡层的Si衬底，其中，所述第一栅介质层覆盖所述Si衬底表面，所述多晶硅栅层为沿第一方向延伸的条状结构且覆盖部分第一栅介质层，其余的被暴露的第一栅介质层形成于所述多晶硅栅层沿第二方向的两侦牝所述阻挡层覆盖于所述多晶硅栅层表面，而后，沿第一方向、且在多晶硅栅层和阻挡层的沿第二方向的两侧及部分被暴露的第一栅介质层上形成侧墙结构，其中，第一方向与第二方向相互垂直；
[0012]2)沿第二方向刻蚀多晶硅栅层直至暴露第一栅介质层，以在多晶硅栅层上形成沿第二方向延伸的沟槽，以将所述多晶硅栅层分割为相互隔离的多晶硅栅；
[0013]3)在所述多晶硅栅沿第一方向的两侧形成沿第二方向延伸的第二栅介质层，其中，所述多晶硅栅、第二栅介质层、侧墙结构及形成于前述三者之下的第一栅介质层构成栅区域；
[0014]4)刻蚀去除被暴露的第一栅介质层直至露出所述Si衬底，以形成相互隔离的栅区域；
[0015]5)在步骤4)获得的结构表面进行Si外延生长，以形成Si外延填充层，所述Si外延填充层包括沟道区、源区和漏区，其中，所述沟道区为填充于所述沟槽的Si外延填充层，所述源区和漏区分别为沿第一方向延伸、且位于栅区域和阻挡层沿第二方向两侧的Si外延填充层。
[0016]可选地，所述侧墙结构的材料至少包括氧化硅、氮化硅及氮氧化硅中的一种；所述阻挡层包括硬掩膜或光刻胶，其中硬掩膜包括氮化硅、氮氧化硅及氧化硅中的一种；所述第一栅介质层的材料为至少包括氧化硅的低介电常数材料或为至少包括Hf02、HfA10或HfZrO中的一种的高介电常数材料；所述第二栅介质层的材料为至少包括氧化硅的低介电常数材料或为至少包括Hf02、HfAlO或HfZrO中的一种的高介电常数材料。
[0017]可选地，步骤3)中通过热氧化生长或沉积形成氧化硅材料的第二栅介质层，或者步骤3)中通过沉积形成高介电常数材料的第二栅介质层，其中，所述高介电常数材料至少包括 Hf02、HfAlO 或 HfZrO。
[0018]可选地，在步骤3)形成第二栅介质层之前，还包括在H2或D2气氛下进行沟槽侧壁的表面处理步骤，以修复沟槽侧壁多晶硅栅表面的缺陷，提高预制备的鳍式场效应晶体管的平整度。
[0019]可选地，所述步骤5)中，进行Si外延生长的同时进行沟道掺杂，而后分别对预制备源区和漏区的区域进行离子注入以形成源区和漏区。
[0020]可选地，所述步骤5)中，进行Si外延生长的同时进行沟道掺杂；之后干法刻蚀去除预制备源区和漏区的区域直至暴露Si衬底；而后在预制备源区和漏区的区域进行Si外延填充层的生长以形成源区和漏区，其中，外延生长过程中进行源漏掺杂。
[0021]可选地，所述步骤5)中形成的源区和漏区还形成有Ge或C掺杂。
[0022]可选地，所述Si外延填充层和Si衬底均为单晶硅；所述Si衬底为体硅衬底或为绝缘层上硅的顶层硅层。
[0023]本发明还提供一种鳍式场效应晶体管，至少包括:
[0024]Si 衬底；
[0025]形成于Si衬底上表面、沿第二方向延伸、且沿第一方向交替间隔的栅区域和沟道区，其中，第一方向与第二方向相互垂直；
[0026]形成于Si衬底上表面、沿第一方向延伸、且位于栅区域和沟道区沿第二方向两侧的源区和漏区；
[0027]其中，沟道形成于沟道区与栅区域接触的侧面、以及Si衬底与栅区域接触的上表面。
[0028]可选地，所述栅区域至少包括第一栅介质层、多晶硅栅、侧墙结构及第二栅介质层，其中，所述第一栅介质层形成于Si衬底上表面，所述多晶硅栅、侧墙结构及第二栅介质层均形成于所述第一栅介质层上表面，所述侧墙结构和第二栅介质层将所述多晶硅栅的周侧包围。
[0029]可选地，所述侧墙结构形成于所述多晶硅栅沿第二方向的两侧，所述第二栅介质层形成于所述多晶硅栅沿第一方向的两侧。